JPH11119943A - メモリ制御方式およびこのメモリ制御方式を備えたプリ ンタ装置 - Google Patents
メモリ制御方式およびこのメモリ制御方式を備えたプリ ンタ装置Info
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- JPH11119943A JPH11119943A JP9285369A JP28536997A JPH11119943A JP H11119943 A JPH11119943 A JP H11119943A JP 9285369 A JP9285369 A JP 9285369A JP 28536997 A JP28536997 A JP 28536997A JP H11119943 A JPH11119943 A JP H11119943A
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Abstract
(57)【要約】
【課題】 複数のスレーブプロセッサ部からマスタメモ
リへのアクセス時の処理速度を向上させる。 【解決手段】 スレーブプロセッサ部５ａ、５ｂ、５
ｃ、５ｄに、マスタプロセッサ部４へのアクセス可否の
情報を記録するマスタメモリアクセス可否情報エリア５
１ａ、５１ｂ、５１ｃ、５１ｄを備える。マスタプロセ
ッサ部４は、初期化時に、１個のマスタメモリアクセス
可否情報エリアにマスタプロセッサ部４へのアクセス可
の情報を記録する。スレーブプロセッサ部５ａ、５ｂ、
５ｃ、５ｄは、マスタプロセッサ部４からの共通のコマ
ンドを実行し、コマンド処理中にマスタメモリ４１へア
クセスが発生したとき、マスタメモリ４１へのアクセス
が可になっているスレーブプロセッサ部１枚のみがアク
セスして処理を実行する。
リへのアクセス時の処理速度を向上させる。 【解決手段】 スレーブプロセッサ部５ａ、５ｂ、５
ｃ、５ｄに、マスタプロセッサ部４へのアクセス可否の
情報を記録するマスタメモリアクセス可否情報エリア５
１ａ、５１ｂ、５１ｃ、５１ｄを備える。マスタプロセ
ッサ部４は、初期化時に、１個のマスタメモリアクセス
可否情報エリアにマスタプロセッサ部４へのアクセス可
の情報を記録する。スレーブプロセッサ部５ａ、５ｂ、
５ｃ、５ｄは、マスタプロセッサ部４からの共通のコマ
ンドを実行し、コマンド処理中にマスタメモリ４１へア
クセスが発生したとき、マスタメモリ４１へのアクセス
が可になっているスレーブプロセッサ部１枚のみがアク
セスして処理を実行する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ制御方式お
よびこのメモリ制御方式を備えたプリンタ装置に関し、
特にマスタプロセッサと複数のスレーブプロセッサとを
備えるマルチプロセッサ方式のメモリ制御方式およびこ
のメモリ制御方式を備えたプリンタ装置に関する。
よびこのメモリ制御方式を備えたプリンタ装置に関し、
特にマスタプロセッサと複数のスレーブプロセッサとを
備えるマルチプロセッサ方式のメモリ制御方式およびこ
のメモリ制御方式を備えたプリンタ装置に関する。
【０００２】
【従来の技術】プリンタ装置には、印字データの編集、
描画を行うプリンタ制御部と用紙に印字を行うプリンタ
デバイス部が存在する。プリンタ制御部は、上位装置と
インターフェイスをとり、上位装置から送られてくるコ
マンドおよび印字情報を解析し、印字情報に従い編集、
描画を行う。描画完了後にプリンタデバイス部に印字を
行わせる。
描画を行うプリンタ制御部と用紙に印字を行うプリンタ
デバイス部が存在する。プリンタ制御部は、上位装置と
インターフェイスをとり、上位装置から送られてくるコ
マンドおよび印字情報を解析し、印字情報に従い編集、
描画を行う。描画完了後にプリンタデバイス部に印字を
行わせる。
【０００３】従来、上述の処理を高速に行わせるため
に、プロセッサを複数設け、並行処理を行い高速化を図
ってきた。この場合、複数のプロセッサが同一の処理を
実行してマスタプロセッサのメモリへの書き込み動作が
発生したときに、書き込む内容は同一にも関わらずすべ
てのプロセッサが書き込み動作を実行してしまうため、
バス競合等により処理時間に無駄が発生する。
に、プロセッサを複数設け、並行処理を行い高速化を図
ってきた。この場合、複数のプロセッサが同一の処理を
実行してマスタプロセッサのメモリへの書き込み動作が
発生したときに、書き込む内容は同一にも関わらずすべ
てのプロセッサが書き込み動作を実行してしまうため、
バス競合等により処理時間に無駄が発生する。
【０００４】複数個のプロセッサを使用するマルチプロ
セッサ装置において、マスタプロセッサとスレーブプロ
セッサとによって共用される共通メモリの制御方式が、
特開平２−１４３３６３号公報に開示されている。この
公報には、スレーブプロセッサ部とマスタプロセッサ部
との共通メモリをアクセスする場合、スレーブプロセッ
サ側にアクセスを行う優先率を与えることにより、バス
の競合を回避する技術が記載されている。マスタプロセ
ッサとスレーブプロセッサの優先率は、動作状態に応じ
て変更を行っている。
セッサ装置において、マスタプロセッサとスレーブプロ
セッサとによって共用される共通メモリの制御方式が、
特開平２−１４３３６３号公報に開示されている。この
公報には、スレーブプロセッサ部とマスタプロセッサ部
との共通メモリをアクセスする場合、スレーブプロセッ
サ側にアクセスを行う優先率を与えることにより、バス
の競合を回避する技術が記載されている。マスタプロセ
ッサとスレーブプロセッサの優先率は、動作状態に応じ
て変更を行っている。
【０００５】図４は、この公報に示されたブロック図で
ある。マルチプロセッサ装置は、マスタプロセッサ７
２、マスタプロセッサ７２とバス７５により接続された
マスタメモリ７３、マスタメモリ７３を制御するマスタ
メモリ制御回路７４、スレーブプロセッサ７６、マスタ
プロセッサ７２とスレーブプロセッサ７６とバス７５、
７９により接続された共通メモリ７７、共通メモリ７７
を制御する共通メモリ制御部７８、および、スレーブプ
ロセッサ７６の支配下の入出力装置８０から構成され
る。
ある。マルチプロセッサ装置は、マスタプロセッサ７
２、マスタプロセッサ７２とバス７５により接続された
マスタメモリ７３、マスタメモリ７３を制御するマスタ
メモリ制御回路７４、スレーブプロセッサ７６、マスタ
プロセッサ７２とスレーブプロセッサ７６とバス７５、
７９により接続された共通メモリ７７、共通メモリ７７
を制御する共通メモリ制御部７８、および、スレーブプ
ロセッサ７６の支配下の入出力装置８０から構成され
る。
【０００６】次に、動作を説明する。マスタプロセッサ
７２からアクセス要求があると、マスタプロセッサ７２
は、スレーブプロセッサ７６がアクセス中でなく、か
つ、アクセス権を持っていなければ、共通メモリ７７に
アクセスすることはできない。このようにアクセス権を
与え、アクセス権の調停を行う調停回路８２により、共
通メモリアクセスの優先率が決められ、メモリアクセス
時のバス競合を防いでいる。このような方法で、マスタ
プロセッサとスレーブプロセッサ間でのバスの競合を防
ぎ、処理時間を短縮している。
７２からアクセス要求があると、マスタプロセッサ７２
は、スレーブプロセッサ７６がアクセス中でなく、か
つ、アクセス権を持っていなければ、共通メモリ７７に
アクセスすることはできない。このようにアクセス権を
与え、アクセス権の調停を行う調停回路８２により、共
通メモリアクセスの優先率が決められ、メモリアクセス
時のバス競合を防いでいる。このような方法で、マスタ
プロセッサとスレーブプロセッサ間でのバスの競合を防
ぎ、処理時間を短縮している。
【０００７】
【発明が解決しようとする課題】上述した従来のメモリ
制御方式は、プロセッサにメモリアクセス優先率を設定
してバスの競合を防ぐことはできるが、メモリアクセス
は防げないため、不必要なメモリアクセスが発生し、ス
レーブプロセッサの効率化が十分には行われていないと
いう問題点がある。
制御方式は、プロセッサにメモリアクセス優先率を設定
してバスの競合を防ぐことはできるが、メモリアクセス
は防げないため、不必要なメモリアクセスが発生し、ス
レーブプロセッサの効率化が十分には行われていないと
いう問題点がある。
【０００８】本発明の目的は、マスタプロセッサからの
コマンドを受けたスレーブプロセッサがマスタメモリへ
の不必要なアクセスを行うことを防止し、処理速度を向
上させたメモリ制御方式およびこのメモリ制御方式を備
えたプリンタ装置を提供することにある。
コマンドを受けたスレーブプロセッサがマスタメモリへ
の不必要なアクセスを行うことを防止し、処理速度を向
上させたメモリ制御方式およびこのメモリ制御方式を備
えたプリンタ装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明のメモリ制御方式
は、マスタプロセッサ部と複数のスレーブプロセッサ部
とを有するマルチプロセッサのメモリ制御方式におい
て、前記マスタプロセッサ部が前記複数のスレーブプロ
セッサ部に同一コマンドを発行したとき、前記複数のス
レーブプロセッサ部の内１個のスレーブプロセッサ部が
前記マスタプロセッサ部に処理アクセスを行うことを特
徴とする。
は、マスタプロセッサ部と複数のスレーブプロセッサ部
とを有するマルチプロセッサのメモリ制御方式におい
て、前記マスタプロセッサ部が前記複数のスレーブプロ
セッサ部に同一コマンドを発行したとき、前記複数のス
レーブプロセッサ部の内１個のスレーブプロセッサ部が
前記マスタプロセッサ部に処理アクセスを行うことを特
徴とする。
【００１０】本発明のメモリ制御方式は、前記複数のス
レーブプロセッサ部は、前記マスタプロセッサ部へのア
クセス可否の情報を記録するマスタメモリアクセス可否
情報エリアを備えるようにしてもよい。
レーブプロセッサ部は、前記マスタプロセッサ部へのア
クセス可否の情報を記録するマスタメモリアクセス可否
情報エリアを備えるようにしてもよい。
【００１１】本発明のメモリ制御方式は、前記マスタプ
ロセッサ部は、前記複数のスレーブプロセッサ部の内、
１個のスレーブプロセッサ部の前記マスタメモリアクセ
ス可否情報エリアに前記マスタプロセッサ部へのアクセ
ス可の情報を記録するようにしてもよい。
ロセッサ部は、前記複数のスレーブプロセッサ部の内、
１個のスレーブプロセッサ部の前記マスタメモリアクセ
ス可否情報エリアに前記マスタプロセッサ部へのアクセ
ス可の情報を記録するようにしてもよい。
【００１２】本発明のメモリ制御方式は、前記マスタプ
ロセッサ部は、前記複数のスレーブプロセッサ部の前記
マスタプロセッサ部へのアクセス優先順位を前記マスタ
メモリアクセス可否情報エリアに記録するようにしても
よい。
ロセッサ部は、前記複数のスレーブプロセッサ部の前記
マスタプロセッサ部へのアクセス優先順位を前記マスタ
メモリアクセス可否情報エリアに記録するようにしても
よい。
【００１３】本発明のメモリ制御方式は、前記マスタプ
ロセッサ部は、前記マスタメモリアクセス可否情報エリ
アへの記録を前記マスタプロセッサ部の初期化時に行う
ようにしてもよい。
ロセッサ部は、前記マスタメモリアクセス可否情報エリ
アへの記録を前記マスタプロセッサ部の初期化時に行う
ようにしてもよい。
【００１４】本発明のプリンタ装置は、マスタプロセッ
サ部が複数のスレーブプロセッサ部に同一コマンドを発
行したとき、前記複数のスレーブプロセッサ部の内１個
のスレーブプロセッサ部が前記マスタプロセッサ部に処
理アクセスを行うことを特徴とする。
サ部が複数のスレーブプロセッサ部に同一コマンドを発
行したとき、前記複数のスレーブプロセッサ部の内１個
のスレーブプロセッサ部が前記マスタプロセッサ部に処
理アクセスを行うことを特徴とする。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は構成を示すブ
ロック図である。プリンタ装置１は、プリンタ制御部２
とプリンタデバイス部３とから構成される。プリンタ装
置１は、上位装置１０から印刷要求を受けると、プリン
タ制御部２で上位装置１０からのコマンドおよび印字情
報を解析し、印字情報に従い編集、描画を行う。プリン
タ制御部２は、描画完了後にプリンタデバイス部３にデ
ータを送り、印字を行わせる。
て図面を参照して詳細に説明する。図１は構成を示すブ
ロック図である。プリンタ装置１は、プリンタ制御部２
とプリンタデバイス部３とから構成される。プリンタ装
置１は、上位装置１０から印刷要求を受けると、プリン
タ制御部２で上位装置１０からのコマンドおよび印字情
報を解析し、印字情報に従い編集、描画を行う。プリン
タ制御部２は、描画完了後にプリンタデバイス部３にデ
ータを送り、印字を行わせる。
【００１６】プリンタ制御部２は、マスタプロセッサ部
４とスレーブプロセッサ部５ａ、スレーブプロセッサ部
５ｂ、スレーブプロセッサ部５ｃ、スレーブプロセッサ
部５ｄを含む。マスタプロセッサ部４とスレーブプロセ
ッサ部５ａ、５ｂ、５ｃ、５ｄは、共通バス６で接続さ
れる。スレーブプロセッサ部を複数含むのは、処理を高
速化するためである。
４とスレーブプロセッサ部５ａ、スレーブプロセッサ部
５ｂ、スレーブプロセッサ部５ｃ、スレーブプロセッサ
部５ｄを含む。マスタプロセッサ部４とスレーブプロセ
ッサ部５ａ、５ｂ、５ｃ、５ｄは、共通バス６で接続さ
れる。スレーブプロセッサ部を複数含むのは、処理を高
速化するためである。
【００１７】マスタプロセッサ部４はマスタメモリ４１
を含む。
を含む。
【００１８】スレーブプロセッサ部５ａ、５ｂ、５ｃ、
５ｄは、それぞれ、マスタメモリ４１へのアクセスを可
とするか否とするかの情報を記録するマスタメモリアク
セス可否情報エリア５１ａ、マスタメモリアクセス可否
情報エリア５１ｂ、マスタメモリアクセス可否情報エリ
ア５１ｃ、マスタメモリアクセス可否情報エリア５１ｄ
が存在する。
５ｄは、それぞれ、マスタメモリ４１へのアクセスを可
とするか否とするかの情報を記録するマスタメモリアク
セス可否情報エリア５１ａ、マスタメモリアクセス可否
情報エリア５１ｂ、マスタメモリアクセス可否情報エリ
ア５１ｃ、マスタメモリアクセス可否情報エリア５１ｄ
が存在する。
【００１９】次に、動作について説明する。図２はマス
タプロセッサ部４の動作を示すフローチャートである。
タプロセッサ部４の動作を示すフローチャートである。
【００２０】プリンタ装置１に電源が投入されると（ス
テップＳ１）、マスタプロセッサ部４は自分自身を初期
化する（ステップＳ２）と同時に実装されているスレー
ブプロセッサ部５ａ、５ｂ、５ｃ、５ｄの実装確認を行
い、スレーブプロセッサ部５ａが実装されていれば、ス
レーブプロセッサ部５ａのマスタメモリアクセス可否情
報エリア５１ａにアクセス可とセットする。
テップＳ１）、マスタプロセッサ部４は自分自身を初期
化する（ステップＳ２）と同時に実装されているスレー
ブプロセッサ部５ａ、５ｂ、５ｃ、５ｄの実装確認を行
い、スレーブプロセッサ部５ａが実装されていれば、ス
レーブプロセッサ部５ａのマスタメモリアクセス可否情
報エリア５１ａにアクセス可とセットする。
【００２１】スレーブプロセッサ部５ａが実装されてい
なければ、スレーブプロセッサ部５ｂの実装確認を行
い、スレーブプロセッサ部５ｂが実装されていれば、ス
レーブプロセッサ部５ｂのマスタメモリアクセス可否情
報エリア５１ｂにアクセス可とセットする。
なければ、スレーブプロセッサ部５ｂの実装確認を行
い、スレーブプロセッサ部５ｂが実装されていれば、ス
レーブプロセッサ部５ｂのマスタメモリアクセス可否情
報エリア５１ｂにアクセス可とセットする。
【００２２】このように、スレーブプロセッサ部の実装
をチェックし（ステップＳ３）、初期化処理時に実装さ
れているスレーブプロセッサ部１つのマスタメモリアク
セス可否情報エリアのみにアクセス可とセットする（ス
テップＳ４）。
をチェックし（ステップＳ３）、初期化処理時に実装さ
れているスレーブプロセッサ部１つのマスタメモリアク
セス可否情報エリアのみにアクセス可とセットする（ス
テップＳ４）。
【００２３】次に、上述のセットしたメモリアクセス可
否情報エリアを参照した処理について説明する。図３は
スレーブプロセッサ部５ａ、５ｂ、５ｃ、５ｄの動作を
示すフローチャートである。
否情報エリアを参照した処理について説明する。図３は
スレーブプロセッサ部５ａ、５ｂ、５ｃ、５ｄの動作を
示すフローチャートである。
【００２４】マスタプロセッサ部４から、スレーブプロ
セッサ部５ａ、５ｂ、５ｃ、５ｄに共通の処理コマンド
が発行されたとき、スレーブプロセッサ部５ａ、５ｂ、
５ｃ、５ｄは、マスタプロセッサ部４からコマンドを受
信し、コマンドの処理を実行する（ステップＳ１１）。
コマンド処理中にマスタメモリ４１へアクセスが発生し
たとき（ステップＳ１２）、初期化処理でセットされて
いるマスタメモリアクセス可否情報エリアを参照して、
マスタメモリ４１へのアクセスが可であるのか不可であ
るのかを判断し（ステップＳ１３）、マスタメモリ４１
へのアクセスが可になっているスレーブプロセッサ部１
枚のみがアクセスをし、処理を実行する（ステップＳ１
４）。本実施の形態では、スレーブプロセッサ部５ａが
アクセス可になっているので、スレーブプロセッサ部５
ａがマスタメモリ４１へアクセスする。
セッサ部５ａ、５ｂ、５ｃ、５ｄに共通の処理コマンド
が発行されたとき、スレーブプロセッサ部５ａ、５ｂ、
５ｃ、５ｄは、マスタプロセッサ部４からコマンドを受
信し、コマンドの処理を実行する（ステップＳ１１）。
コマンド処理中にマスタメモリ４１へアクセスが発生し
たとき（ステップＳ１２）、初期化処理でセットされて
いるマスタメモリアクセス可否情報エリアを参照して、
マスタメモリ４１へのアクセスが可であるのか不可であ
るのかを判断し（ステップＳ１３）、マスタメモリ４１
へのアクセスが可になっているスレーブプロセッサ部１
枚のみがアクセスをし、処理を実行する（ステップＳ１
４）。本実施の形態では、スレーブプロセッサ部５ａが
アクセス可になっているので、スレーブプロセッサ部５
ａがマスタメモリ４１へアクセスする。
【００２５】ステップＳ１１で実行する共通の処理コマ
ンドの例としては、スレーブプロセッサ部の初期化処
理、あるいは、編集時に全スレーブプロセッサ部が持っ
ておくべきデータのロード等がある。編集時に全スレー
ブプロセッサ部が持っておくべきデータとは、例えばフ
ォントデータ等である。
ンドの例としては、スレーブプロセッサ部の初期化処
理、あるいは、編集時に全スレーブプロセッサ部が持っ
ておくべきデータのロード等がある。編集時に全スレー
ブプロセッサ部が持っておくべきデータとは、例えばフ
ォントデータ等である。
【００２６】上述のように、マスタプロセッサ部４は、
上位装置１０よりコマンドを受け取った後に、マスタプ
ロセッサ部４内で１次処理を行い、スレーブプロセッサ
部５ａ、５ｂ、５ｃ、５ｄに２次処理のコマンドを発行
する。
上位装置１０よりコマンドを受け取った後に、マスタプ
ロセッサ部４内で１次処理を行い、スレーブプロセッサ
部５ａ、５ｂ、５ｃ、５ｄに２次処理のコマンドを発行
する。
【００２７】マスタプロセッサ部４より共通の処理コマ
ンド、すなわち、同一のコマンドを複数のスレーブプロ
セッサ部に発行したとき、スレーブプロセッサ部での処
理過程、処理結果は同じである。このため、マスタプロ
セッサ部４への処理結果報告は複数のスレーブプロセッ
サ部から行う必要はない。
ンド、すなわち、同一のコマンドを複数のスレーブプロ
セッサ部に発行したとき、スレーブプロセッサ部での処
理過程、処理結果は同じである。このため、マスタプロ
セッサ部４への処理結果報告は複数のスレーブプロセッ
サ部から行う必要はない。
【００２８】スレーブプロセッサ部５ａ、５ｂ、５ｃ、
５ｄは、２次処理のコマンドを実行し、マスタメモリ４
１へのアクセスが可になっているスレーブプロセッサ部
１枚のみがマスタプロセッサ部４への２次処理の結果を
報告する。共通の処理コマンドであるため、他のスレー
ブプロセッサ部はマスタプロセッサ部４への２次処理の
結果を報告するためのアクセスを行わない。これによ
り、マスタプロセッサ部４へのアクセスを少なくするこ
とができる。
５ｄは、２次処理のコマンドを実行し、マスタメモリ４
１へのアクセスが可になっているスレーブプロセッサ部
１枚のみがマスタプロセッサ部４への２次処理の結果を
報告する。共通の処理コマンドであるため、他のスレー
ブプロセッサ部はマスタプロセッサ部４への２次処理の
結果を報告するためのアクセスを行わない。これによ
り、マスタプロセッサ部４へのアクセスを少なくするこ
とができる。
【００２９】なお、本実施の形態では、実装している４
個のスレーブプロセッサ部をすべて使用する例を説明し
たが、４個に限定されるものではなく、また、すべてを
対象とする必要もない。例えば、４個のスレーブプロセ
ッサ部の内、３個のスレーブプロセッサ部でこのメモリ
制御方式を適用してもよい。
個のスレーブプロセッサ部をすべて使用する例を説明し
たが、４個に限定されるものではなく、また、すべてを
対象とする必要もない。例えば、４個のスレーブプロセ
ッサ部の内、３個のスレーブプロセッサ部でこのメモリ
制御方式を適用してもよい。
【００３０】また、１個のスレーブプロセッサ部のマス
タメモリアクセス可否情報エリアにマスタプロセッサ部
へのアクセス可の情報を記録する例を説明したが、１個
に限定することはなく、優先順位を記録するようにして
もよい。
タメモリアクセス可否情報エリアにマスタプロセッサ部
へのアクセス可の情報を記録する例を説明したが、１個
に限定することはなく、優先順位を記録するようにして
もよい。
【００３１】また、適用する装置は、プリンタ装置に限
定されるものではなく、マルチプロセッサ方式の情報処
理装置に適用することができる。
定されるものではなく、マルチプロセッサ方式の情報処
理装置に適用することができる。
【００３２】
【発明の効果】以上説明したように、本発明は、マスタ
メモリへのアクセスが可になっているスレーブプロセッ
サ部のみがマスタプロセッサ部にアクセスするため、メ
モリアクセスを減少させ、コマンド処理のレスポンス時
間を短縮する効果がある。
メモリへのアクセスが可になっているスレーブプロセッ
サ部のみがマスタプロセッサ部にアクセスするため、メ
モリアクセスを減少させ、コマンド処理のレスポンス時
間を短縮する効果がある。
【図１】本発明の実施の形態の構成を示すブロック図で
ある。
ある。
【図２】マスタプロセッサ部の動作を示すフローチャー
トである。
トである。
【図３】スレーブプロセッサ部の動作を示すフローチャ
ートである。
ートである。
【図４】従来の技術を示すブロック図である。
１ プリンタ装置 ２ プリンタ制御部 ３ プリンタデバイス部 ４ マスタプロセッサ部 ５ａ、５ｂ、５ｃ、５ｄ スレーブプロセッサ部 ６ 共通バス １０ 上位装置 ４１ マスタメモリ ５１ａ、５１ｂ、５１ｃ、５１ｄ マスタメモリアク
セス可否情報エリア
セス可否情報エリア
Claims (6)
- 【請求項１】 マスタプロセッサ部と複数のスレーブプ
ロセッサ部とを有するマルチプロセッサのメモリ制御方
式において、前記マスタプロセッサ部が前記複数のスレ
ーブプロセッサ部に同一コマンドを発行したとき、前記
複数のスレーブプロセッサ部の内１個のスレーブプロセ
ッサ部が前記マスタプロセッサ部に処理アクセスを行う
ことを特徴とするメモリ制御方式。 - 【請求項２】 前記複数のスレーブプロセッサ部は、前
記マスタプロセッサ部へのアクセス可否の情報を記録す
るマスタメモリアクセス可否情報エリアを備えたことを
特徴とする請求項１記載のメモリ制御方式。 - 【請求項３】 前記マスタプロセッサ部は、前記複数の
スレーブプロセッサ部の内、１個のスレーブプロセッサ
部の前記マスタメモリアクセス可否情報エリアに前記マ
スタプロセッサ部へのアクセス可の情報を記録すること
を特徴とする請求項２記載のメモリ制御方式。 - 【請求項４】 前記マスタプロセッサ部は、前記複数の
スレーブプロセッサ部の前記マスタプロセッサ部へのア
クセス優先順位を前記マスタメモリアクセス可否情報エ
リアに記録することを特徴とする請求項２記載のメモリ
制御方式。 - 【請求項５】 前記マスタプロセッサ部は、前記マスタ
メモリアクセス可否情報エリアへの記録を前記マスタプ
ロセッサ部の初期化時に行うことを特徴とする請求項３
または４記載のメモリ制御方式。 - 【請求項６】 請求項１〜５の少なくともいずれか１項
に記載のメモリ制御方式を備えたことを特徴とするプリ
ンタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28536997A JP3190862B2 (ja) | 1997-10-17 | 1997-10-17 | メモリ制御方式およびこのメモリ制御方式を備えたプリンタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28536997A JP3190862B2 (ja) | 1997-10-17 | 1997-10-17 | メモリ制御方式およびこのメモリ制御方式を備えたプリンタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11119943A true JPH11119943A (ja) | 1999-04-30 |
| JP3190862B2 JP3190862B2 (ja) | 2001-07-23 |
Family
ID=17690664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28536997A Expired - Fee Related JP3190862B2 (ja) | 1997-10-17 | 1997-10-17 | メモリ制御方式およびこのメモリ制御方式を備えたプリンタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3190862B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2236505A1 (de) | 2009-04-03 | 2010-10-06 | Bayer CropScience AG | Acylierte Aminopyridine und - pyridazine als Insektizide |
-
1997
- 1997-10-17 JP JP28536997A patent/JP3190862B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3190862B2 (ja) | 2001-07-23 |
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