JPH0676050A

JPH0676050A - 画像処理装置

Info

Publication number: JPH0676050A
Application number: JP35564392A
Authority: JP
Inventors: Hitoshi Tokura; 均都倉; Jun Yamashita; 純山下
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1992-06-26
Filing date: 1992-12-19
Publication date: 1994-03-18

Abstract

(57)【要約】【目的】画像メモリに対して、同時並行的にデータ書
き込み及びデータ読み出しを行う画像処理装置におい
て、画像メモリの未書込領域を読み出したり、画像メモ
リの未読出領域にデータを書き込んでしまうことを確実
に防止すること。【構成】画像メモリ２は、外部から、データ書き込み
を行いながら、同時に、書き込みが終わった領域からデ
ータ読み出しが行われる。ラッチ回路９１、インバータ
９２、加算器９３より成るアドレス接近検知部９で、現
在、データ書き込み中のアドレスの上位ｎビットと、読
み出し中のアドレスの上位ｎビットとの差を求める。そ
の差が１になった時、論理回路９４からＣＰＵ１に、ア
ドレス接近検知信号を出力して、データの読み出しを一
時停止させる。さらに、上記ｎビットのビット数を変更
可能にして、アドレス接近検知信号を出力するための条
件をダイナミック変更できるようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の画像入出力部が
１つの画像メモリを共有し、画像メモリへのデータ書き
込みと、画像メモリからのデータ読み出しとを、同時並
行的に行う画像処理装置に関するものである。

【０００２】

【従来の技術】図８は、画像処理装置の概要を示すブロ
ック図である。図８において、１はＣＰＵ、２は画像メ
モリ、３，４，５はアドレス発生回路、６はマルチプレ
クサ、７，８はバッファ、１０は画像読取部、１１は画
像入力部、１２は圧縮・伸張部、１３は画像出力部、１
４は画像記録部、１５はバス制御部、２２はアドレスバ
ス、２３はデータバスである。

【０００３】画像入力部１１は、画像読取部１０で読み
取られた画像データを、１ワード（例えば、１６ビッ
ト）毎に画像メモリ２に書き込んでいく。画像出力部１
３は、画像メモリ２より、画像データを１ワードずつ読
み出し、画像記録部１４に送り出す。圧縮・伸張部１２
は、画像メモリ２より画像データを１ワードずつ読み出
して、データ圧縮した後、符号化データを補助記憶装置
（図示せず）に転送したり、補助記憶装置より読み出し
た符号化データを伸張した後、画像データを画像メモリ
２に書き込む。

【０００４】バス制御部１５は、画像メモリ２に対する
上記３つの動作が、同時に並行して行えるように、バス
を制御する。画像入力部１１，圧縮・伸張部１２，画像
出力部１３（以下、これらを総称して「アクセス要求
元」という）の内いずれかが画像メモリ２にアクセスす
る場合、バス制御部１５に対してアクセス要求信号Ｒ
Ｉ，ＲＣ，ＲＯを出力する。バス制御部１５では、アク
セス要求信号を出力しているものの内から、アクセスを
許可するものを決定し、アクセス許可信号ＧＩ，ＧＣ，
ＧＯを出力する。

【０００５】画像入力部１１，圧縮・伸張部１２，画像
出力部１３は、アクセスを許可されたら、アクセス要求
信号ＲＩ，ＲＣ，ＲＯを取り下げ、画像メモリ２へのア
クセスを実行する。画像メモリ２の記憶位置を指定する
ためのアドレス信号は、アドレス発生回路３，４，５か
ら出力される。アドレス発生回路３は、画像入力部１１
がアクセスする場合のアドレスを発生し、アドレス発生
回路４は、画像出力部１３がアクセスする場合のアドレ
スを発生し、そして、アドレス発生回路５は、圧縮・伸
張部１２がアクセスする場合のアドレスを発生する。各
アドレス発生回路３，４，５は、対応するアクセス要求
元へのアクセス許可信号ＧＩ，ＧＯ，ＧＣを受けてか
ら、アドレス出力を行う。

【０００６】図３は、画像メモリへの書き込み及び読み
出しを同時並行して行う場合の動作を説明するための図
である。Ａは、画像メモリ２に記憶されている全体のデ
ータを示しており、Ｂは、前に書き込まれたデータを示
しており、Ｃは、新たに書き込まれたデータを示してい
る。今、位置ＷＲにおいて、前に書き込まれたデータＢ
の上に、新たなデータＣを書き込んでおり、そのデータ
Ｃを位置ＲＤで読み出しているものとする。位置ＷＲと
位置ＲＤとは、それぞれ、図面下方向に移っていくが、
その際、データ書込とデータ読出は、バスを適宜切り換
えながら、同時並行的に行われている。

【０００７】今、例えば、画像入力部１１から画像メモ
リ２に画像データを書き込むと共に、画像メモリ２から
圧縮・伸張部１２へ画像データを読み出しているものと
する。その場合、画像入力部１１からの書込は、ほぼ一
定速度で行われるが、圧縮・伸張部１２でのデータ圧縮
は、データの内容によってデータ圧縮率が異なるので、
処理速度が常に変化する。その結果、圧縮・伸張部１２
のデータ読出速度は常に変化し、時には、画像入力部１
１からの書込速度を上回ることもある。

【０００８】そのため、常に書込位置ＷＲと読出位置Ｒ
Ｄとを監視していないと、読出位置ＲＤが、書込位置Ｗ
Ｒを追い越してしまう可能性がある。読出位置ＲＤが、
書込位置ＷＲを追い越してしまうと、前に書き込まれた
データＢを読み出してしまうことになる。そのようにな
ることを防止するため、従来では、本出願人が先に出願
した、特願平３−１７７５１８号の発明のように、画像
メモリへの書込行数と、画像メモリからの読出行数をカ
ウントし、両者が一致した時、ＣＰＵでエラー処理をし
て、読出を停止させるようにしている。

【０００９】

【発明が解決しようとする課題】

（問題点）しかしながら、前記した従来の技術には、画
像メモリ２への書込行数のカウント値と、画像メモリ２
からの読出行数のカウント値とが一致した時に、エラー
処理を開始しても、エラー処理が間に合わずに、画像メ
モリ２の未書込領域を、一部読み出してしまう可能性が
あるという問題点があった。

【００１０】（問題点の説明）書込動作や読出動作は、
アドレス発生回路３，４，５から与えられるアドレス信
号に従って、ＣＰＵ１を介在させずに行われる。しか
し、上記エラー処理は、ＣＰＵ１により行われる。すな
わち、画像メモリ２への書込行数のカウント値と、画像
メモリ２からの読出行数のカウント値とが一致した時、
ＣＰＵ１は、一致信号を受けてから、読出側の圧縮・伸
張部１２に対して、読出動作の一時停止を指令する。そ
のように、ＣＰＵ１がある処理を行う場合は、プログラ
ムの起動時間等を要するため、アドレス発生回路３，
４，５で順次アクセスする処理と比較して、処理時間が
長くかかってしまう。

【００１１】その結果、画像メモリ２の未書込領域を一
部読み出して、ノイズ画像を出力してしまうことにな
る。従来は、そのようなノイズ画像がたまに出力される
ことがあっても、あまり目立たないこともあって、ほと
んど問題にしていなかった。ところが、目には目立たな
いものでも、記録画像の品質が低下していることに変わ
りはない。さらに、図８に示す装置のように、データ圧
縮処理を含む画像処理装置においては、そのノイズ画像
が前後の画像と全く無関係な画像であるため、圧縮効率
の低下となって大きく影響してくる。圧縮効率が低下す
ると、圧縮処理時間が増大することになるが、処理時間
の増大は、装置の大型化等に伴って、処理の高速化が、
より一層要求されるようになった現在では、特に問題と
なる。本発明は、以上のような問題点を解決することを
課題とするものである。

【００１２】

【課題を解決するための手段】前記課題を解決するた
め、本発明の画像処理装置では、少なくとも１ページ分
の画像データを記憶可能な画像メモリと、互いに独立に
上記画像メモリにアクセスして、同時並行的にデータ書
込及びデータ読出を行う１組のアドレス要求元と、該１
組のアドレス要求元の一方がアクセスしているアドレス
と他方がアクセスしているアドレスとを比較して、両者
の差が所定値以下になって０になる前にアドレス接近検
知信号を出力するアドレス接近検知部と、該アドレス接
近検知信号を受けて、上記１組のアドレス要求元の内、
アクセス位置が、他方より後方位置にあるものを一時停
止させるように制御する制御部とを設けることとした。
また、上記アドレス接近検知部は、１組のアドレス要求
元の一方がアクセスしているアドレスの上位所定桁と、
他方がアクセスしているアドレスの対応する桁との差を
求め、その差が１になった時、アドレス接近検知信号を
出力する回路で構成することとした。そしてまた、上記
アドレス接近検知部は、１組のアドレス要求元の内の一
方がアクセスしているアドレスの上位所定桁と他方がア
クセスしているアドレスの対応する桁との差を算出する
演算回路と、該演算回路で算出対象となっている桁数の
内判定対象とする上位桁数を指定する桁数指定手段と、
上記演算回路の出力の上記桁数指定手段で指定された上
位桁が全て“０”になったときアドレス接近検知信号を
出力する論理回路で構成することとした。さらに、上記
桁数指定手段は、アドレス接近検知信号が出力される前
と後とで異なった桁数を指定することとした。さらにま
た、上記１組のアドレス要求元の一方が、圧縮・伸張器
であり、そのアクセス位置は、他方より後方位置とする
こととした。

【００１３】

【作用】１組のアドレス要求元の一方がアクセスし
ているアドレスと他方がアクセスしているアドレスとを
比較して、両者の差が所定値以内になった時にアドレス
接近検知信号を出力し、アドレス接近検知信号が出力さ
れた時、１組のアドレス要求元の内、アクセス位置が、
他方より後方位置にあるものを一時停止させるようにし
た。その結果、後方位置をアクセスしている方の転送速
度が、局所的に速くなって、先方位置をアクセスしてい
る方を追い越しそうになっても、余裕を持ってそれを防
止することができる。そのため、画像メモリの未書込領
域を一部読み出したり、あるいは、画像メモリの未読出
領域にデータを書き込んでしまうことを確実に防止でき
る。

【００１４】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。（第１実施例）図１は、本発明の第１実施例を示すブロ
ック図である。符号は、図８のものに対応し、９はアド
レス接近検知部、９１はラッチ回路、９２はインバー
タ、９３は加算器、９４は論理回路である。アドレス接
近検知部９は、アドレス発生回路３又は４からのアドレ
ス値と、アドレス発生回路５からのアドレス値とが接近
した時、アドレス接近検知信号を出力する。その検知
は、両アドレス値の上位ｎビットの差が１になったか否
かで行うようにしている。

【００１５】ここで、両アドレス値の上位ｎビットの差
が１となった時、両アドレス値の差は、どの程度あるの
かを説明する。総ビット数がＮの２つのアドレス値Ａ_1,
Ａ₂の、上位ｎビットＡ_1n,Ａ_2nの差Ａ_1n−Ａ_2nが１で
ある時、両アドレス値の差Ａ₁−Ａ₂がどれくらいある
かを考える。アドレス接近検知部９は、アドレス値Ａ_1,
Ａ₂の、上位ｎビットＡ_1n,Ａ_2nの差が１になった直後
にアドレス接近検知信号を出力するが、その瞬間は、ア
ドレス値Ａ₂の、上位ｎビットＡ_2nに下位ビットから繰
り上がった直後で、下位ｍ（＝Ｎ−ｎ）ビットは、全て
０となっている。

【００１６】したがって、両アドレス値の差Ａ₁−Ａ₂
は、アドレス値Ａ₁の下位ビットが現在いくつであるか
によって決まるが、差が最も大きくなるのは、Ａ₁の残
りの下位ｍビットが全て１の場合であり、その時の両ア
ドレス値の差Ａ₁−Ａ₂は、ｍ＋１ビットが全て１の数
となる。また、差が最も小さくなるのは、Ａ₁の下位ｍ
ビットが全て０の場合で、その時の両アドレス値の差Ａ
₁−Ａ₂は、ｍ＋１ビットの内最上位ビットだけが１
で、それより下位のｍビットが全て０の数となる。

【００１７】例えば、２つのアドレス値Ａ_1,Ａ₂の総ビ
ット数が８の場合で、両アドレス値の上位４ビットの差
が１であった場合でいうと、その時の両アドレス値に
は、最大“１１１１１”、最小“１００００”の差があ
ることになる。したがって、アドレス接近検知部９がア
ドレス接近検知信号を出力してから、ＣＰＵ１が一方の
アクセスを停止させるまでにかかる時間を考慮して、上
位ビット数ｎを決めてやれば、両者の差が所定値以下に
なった時、両者の差が０になる前に、余裕を持ってアド
レス接近検知信号を出力させることができる。

【００１８】次に、画像入力部１１から画像メモリ２
に、データを書き込むと同時に、画像メモリ２の、デー
タ書き込みを終了した領域からデータを読み出して、圧
縮・伸張部１２に転送する場合を例にして、この実施例
の動作を説明する。画像入力部１１からバス制御部１５
に対して、アクセス要求信号ＲＩを出力した後、バス制
御部１５からアクセス許可信号ＧＩが与えられると、ア
ドレス発生回路３が、アドレス信号を出力し、該アドレ
ス信号が、マルチプレクサ６，バッファ７を介して画像
メモリ２に与えられる。その時、画像入力部１１からデ
ータバス２３を介して、画像メモリ２にデータが与えら
れ、上記アドレス信号で指定された番地にデータが書き
込まれる。それと同時に、アクセス許可信号ＧＩは、ラ
ッチ回路９１のラッチ信号としても与えられ、ラッチ回
路９１は、アドレスバス２２上の上位ｎビットをラッチ
する。

【００１９】次に、圧縮・伸張部１２からバス制御部１
５に対して、アクセス要求信号ＲＣが出力されて、バス
制御部１５からアクセス許可信号ＧＣが与えられた時、
アドレス発生回路５は、アドレス信号を出力し、該アド
レス信号が、バッファ８を介して画像メモリ２に与えら
れる。その時、圧縮・伸張部１２は、データバス２３を
介して、上記アドレス信号で指定された番地からデータ
を読み出す。それと同時に、アドレス信号の上位ｎビッ
トをインバータ９２で反転した信号が、加算器９３に与
えられる。

【００２０】加算器９３では、先にラッチ回路９１にラ
ッチされた、アドレス発生回路３からのアドレス信号の
上位ｎビットと、アドレス発生回路５からのアドレス信
号の上位ｎビットをインバータ９２で反転した信号とを
加算する。すなわち、加算器９３からは、上記両アドレ
ス信号の上位ｎビットの差が出力される。その出力が１
となった時、論理回路９４は、ＣＰＵ１に対して、アド
レス接近検知信号を出力する。

【００２１】以上の動作を、別の図を使ってさらに説明
する。図２は、本発明の動作を説明するための図であ
る。図２において、Ｗは、時間と、画像入力部１１が現
在アクセスしているアドレスとの関係を示す曲線であ
り、Ｒは、時間と、圧縮・伸張部１２が現在アクセスし
ているアドレスとの関係を示す曲線である。Ｍは、圧縮
・伸張部１２がアクセスしているアドレスがそれを越え
ると、画像入力部１１が現在アクセスしているアドレス
との間で、アドレス値の上位４ビットの差が１となる境
界線である。

【００２２】画像読取部１０から画像入力部１１へ、ほ
ぼ一定速度でデータ転送が行われ、画像入力部１１から
画像メモリ２への書き込みもほぼ一定速度で行われるの
で、曲線Ｗはほぼ直線となる。一方、圧縮・伸張部１２
の処理速度は、画像データの圧縮率により変動するた
め、画像メモリ２から圧縮・伸張部１２へのデータ転送
は一定速度では行われず、例えば折れ線Ｒで示すように
変動する。

【００２３】今、時点Ｔ₀で、画像入力部１１から画像
メモリ２への書込が始まったものとする。その後、画像
メモリ２へのデータ書込は、直線Ｗのように、一定速度
で進んでいく。画像メモリ２へのデータ書込が、ある程
度進んだ時点Ｔ₁で、画像メモリ２のデータ書込が終了
した領域から、圧縮・伸張部１２へのデータ読出が始ま
る。

【００２４】最初は、画像データの圧縮率が悪く、圧縮
・伸張部１２の処理速度が遅いため、時点Ｔ₁から時点
Ｔ₂迄は、折れ線Ｒの傾きは小さくなっている。しか
し、圧縮率の悪い画像が終わった後は、圧縮率の良い画
像データとなったため、時点Ｔ₂以降は、圧縮・伸張部
１２の処理速度が速くなり、折れ線Ｒの傾きが直線Ｗの
傾きより大きくなっている。そして、時点Ｔ₃で折れ線
Ｒが境界線Ｍを越えた時、アドレス接近検知部９が、Ｃ
ＰＵ１にアドレス接近検知信号を出力する。

【００２５】それを受けて、ＣＰＵ１は、圧縮・伸張部
１２の処理を一時停止させるための処理を行う。図２で
時点Ｔ₃からＴ₄までの時間は、その処理に要する時間
を表している。時点Ｔ₄で圧縮・伸張部１２の処理が停
止される。もし、停止させなければ、点線で示すよう
に、折れ線Ｒの延長部は、直線Ｗを追い越してしまう。
これは、画像入力部１１からまだデータが書き込まれて
いないアドレスに読み出しのためのアクセスがなされる
ことを意味している。もし、そのアドレスに以前書き込
まれた何か別のデータが残っていれば、それが読み出さ
れてしまう。

【００２６】（第２実施例）図４は、本発明の第２実施
例におけるアドレス接近検知部の周辺を示すブロック図
である。符号は、図１のものに対応し、１６，１７，１
８はバッファ、１９，２０，２１はＤフリップフロッ
プ、９１−１，９１−２はラッチ回路、９２−１，９２
−２はインバータ、９３−１，９３−２は加算器、９４
−１，９４−２は論理回路である。

【００２７】この実施例においては、アドレス接近検知
部９において、上位ｎビットの差が１になったか否かの
検知を、加算器９３−１，９３−２からのｎビットの出
力の内、最下位の１ビットを除いた、ｎ−１ビットが全
て“０”になったか否かを検知することにより行うよう
にしている。また、各アドレス発生回路３，４，５から
のアドレス信号の切り換えを、バッファ１６，１７，１
８で行い、それらバッファへのリード信号をＤフリップ
フロップ１９，２０，２１を介して、クロックＣＬＫと
同期させて与えるようにしている。

【００２８】図４において、アクセス許可信号ＧＩ，Ｇ
Ｏ，ＧＣは、図１に示すバス制御部１５から与えられ
る。なお、図４では、説明を簡明にするため、アドレス
を８ビット、データを４ビットとしている。また、一例
として、アドレス接近検知部９で比較するアドレス値の
上位ビット数を４とした場合で説明する。

【００２９】バス制御部１５からアクセス許可信号ＧＩ
が与えられると、アドレス発生回路３は、アドレス信号
を出力すると共に、Ｄフリップフロップ１９からバッフ
ァ１６にリード信号が与えられて、バッファ１６は該ア
ドレス信号を画像メモリ２に与える。その時、画像入力
部１１からデータバス２３を介して、画像メモリ２にデ
ータが与えられ、上記アドレス信号で指定された番地に
データが書き込まれる。アクセス許可信号ＧＩは、ラッ
チ回路９１−１のラッチ信号としても与えられ、ラッチ
回路９１−１は、アドレスバス２２上の上位４ビットを
ラッチする。

【００３０】次に、圧縮・伸張部１２からアクセス要求
信号が出されて、バス制御部１５からアクセス許可信号
ＧＣが与えられると、アドレス発生回路５が、アドレス
信号を出力すると共に、Ｄフリップフロップ２１からバ
ッファ１８にリード信号が与えられて、バッファ１８は
該アドレス信号を画像メモリ２に与える。その時、圧縮
・伸張部１２は、データバス２３を介して、上記アドレ
ス信号で指定された番地からデータを読み出す。一方、
アドレス信号の上位４ビットをインバータ９２−１で反
転した信号が、加算器９３−１に与えられる。

【００３１】加算器９３−１では、先にラッチ回路９１
−１にラッチされた、アドレス発生回路３からのアドレ
ス信号の上位４ビットと、アドレス発生回路５からのア
ドレス信号の上位４ビットを反転した信号とを加算す
る。すなわち、加算器９３−１の出力端子には、上記両
アドレス信号の上位４ビットの差が出力される。そし
て、加算器９３−１の出力の最下位の１ビットを除い
た、上位３ビットが全て“０”となった時、論理回路９
４−１は、ＣＰＵ１に対してアドレス接近検知信号を出
力する。

【００３２】例えば、ラッチ回路９１−１にラッチされ
ている値が“１０１０”（２進表示、以下同じ）である
とする。そのような状態において、アドレス発生回路５
からのアドレス信号の上位４ビットが“１０００”とな
った時は、加算器９３−１の出力は、“００１０”とな
り、その上位３ビットの内に“１”が含まれているの
で、論理回路９４−１からアドレス接近検知信号は出力
されない。しかし、アドレス発生回路５からのアドレス
値が増加していって、その上位４ビットが“１００１”
になると、加算器９３−１の出力は、“０００１”とな
り、その上位３ビットが全て“０”になる。その結果、
論理回路９４−１からＣＰＵに対して、アドレス接近検
知信号が出力される。

【００３３】なお、アドレス接近検知部９中のラッチ回
路９１−２，インバータ９２−２，加算器９３−２及び
論理回路９４−２は、圧縮・伸張部１２でコードデータ
を伸張して、その結果出力される画像データを画像メモ
リ２に書き込みながら、画像メモリ２から画像出力部１
３にデータを読み出す場合のアドレス接近検知を行う。

【００３４】（第３実施例）ところで、上記各実施例で
は、アドレス接近検知部９がアドレス接近検知信号を出
力する時のアドレス差は、一定範囲に固定されていた。
しかし、原稿を読み取りながらその画像データを圧縮す
る場合、画像読み取りとデータ圧縮との間の相対速度
は、原稿の用紙サイズに応じて大きく変化するので、ア
ドレス接近検知信号を出力する時のアドレス差を一定範
囲に固定しては不都合が生じることがある。

【００３５】例えば、幅が狭い原稿では、一定の原稿送
り量に対する読み取りデータ量が少ないため、画像メモ
リへのデータ書き込み速度が遅くなり、相対的にアドレ
ス接近検知信号が出力されてから読出アドレスが書込ア
ドレスに追いついてしまうまでの時間が短くなる。その
ため、アドレス接近検知信号を出力するためのアドレス
差の幅を、余裕を持たせて大きく取る必要がある。一
方、幅が広い原稿では、一定の原稿送り量に対する読み
取りデータ量が多いため、画像メモリへのデータ書き込
み速度が速くなり、相対的にアドレス接近検知信号が出
力されてから読出アドレスが書込アドレスに追いつくま
での時間が長くなる。そのため、アドレス接近検知信号
を出力するためのアドレス差を大きく取りすぎると、必
要以上に圧縮器を停止させることになって無駄になる。

【００３６】そこで、アドレス接近検知信号を出力する
ためのアドレス差をダイナミックに変更できるようにし
た実施例を次に示す。図５は、本発明の第３実施例にお
けるアドレス接近検知部を示すブロック図である。符号
は、図１のものに対応し、９４−３〜９４−６は論理回
路、９５はレジスタ、９６はデコーダである。

【００３７】レジスタ９５の内容は、ＣＰＵ１（図１参
照）により設定され、そのレジスタ９５の出力をデコー
ダ９６に与える。デコーダ９６は、レジスタ９５の出力
に応じて、論理回路９４−３〜９４−５の内のいずれか
一つを選択する。そして、論理回路９４−３が選択され
ると加算器９３の上位３ビットが全て“０”ならばアド
レス接近検知信号を出力する。同様に、論理回路９４−
４が選択されると加算器９３の上位２ビット、論理回路
９４−５が選択されると加算器９３の上位１ビットが全
て“０”ならばアドレス接近検知信号を出力する。

【００３８】図６は、本発明の第３実施例を示すブロッ
ク図である。符号は、図１，図４及び図５のものに対応
している。また、アドレス接近検知回路９は、画像入力
部１１から画像メモリ２にデータを書き込みながら、画
像データ２のデータを圧縮・伸張部１２に転送する場合
に用いる回路のみを示しており、圧縮・伸張部１２から
のデータを画像メモリ２に書き込みながら、画像メモリ
２から画像出力部１３にデータを読み出す場合に用いる
回路は図示を省略している。第３実施例は、図４の第２
実施例におけるアドレス接近検知部９の代わりに、図５
に示したアドレス接近検知部９を用いたものである。こ
の第３実施例によれば、レジスタ９５の内容をＣＰＵ１
により随時変更することにより、アドレス接近検知信号
を出力するための条件をダイナミックに変更することが
できる。

【００３９】（第４実施例）ところで、２つのアドレス
発生回路が出力するアドレスが、アドレス接近検知部９
がアドレス接近検知信号を出力するアドレス差付近にお
いて、同程度の速度で動作すると、アドレス接近検知部
９の出力が頻繁に切り換わってしまい処理が忙しくな
る。そこで、アドレス接近検知信号が出力される前と後
とで、アドレス接近検知部９が出力を出すアドレス差の
範囲を異ならせるようにした実施例を次に示す。

【００４０】図７は、本発明の第４実施例におけるアド
レス接近検知部を示すブロック図である。符号は、図５
のものに対応し、９４−７〜９４−１１は論理回路、９
７はインバータである。第４実施例では、レジスタ９５
の内容がＣＰＵ１によって随時設定されるのは、第３実
施例のアドレス接近検知部９と同様であるが、デコーダ
９６がレジスタ９５の出力に応じて、論理回路９４−
７，９４−９の組合せ、または、論理回路９４−８，９
４−１０の組合せのいずれかを選択する。

【００４１】論理回路９４−７，９４−９の組合せが選
択された場合、アドレス接近検知信号が出力されていな
い状態では、論理回路９４−７が有効で、論理回路９４
−９は無効になっている。この時、加算器９３の出力の
上位３ビットが全て“０”になると、アドレス接近検知
信号が出力されるのは、図５の第３実施例のアドレス接
近検知部９と同様である。アドレス接近検知信号が出力
されると、論理回路９４−７が無効になり、論理回路９
４−９が有効になる。論理回路９４−９は、加算器９３
の出力の上位２ビットのみをみるものであるので、上位
３ビットが“００１”となっても上位２ビットが“０
１”になるまでアドレス接近検知信号を出力し続ける。
この機構により、頻繁にアドレス接近検知信号が出力さ
れたり、解除されたりすることを防止できる。

【００４２】論理回路９４−８，９４−１０の組合せが
選択された場合も同様に動作するが、その場合は、アド
レス接近検知信号が出力されていない状態では加算器９
３の出力の上位２ビットが全て“０”になるとアドレス
接近検知信号が出力され、アドレス接近検知信号が出力
されると上位１ビットが１になるまでアドレス接近検知
信号を出力し続ける。第４実施例では、アドレス接近検
知回路９として、図６の第３実施例において用いられて
いる回路の代わりに、図７に示した回路を用いる。

【００４３】今までは、画像入力部１１から画像メモリ
２に、データを書き込むと同時に、画像メモリ２の、デ
ータ書き込みを終了した領域からデータを読み出して、
圧縮・伸張部１２に転送する場合を説明してきた。しか
し、本発明は、圧縮・伸張部１２でコードデータを伸張
処理しながら、画像データを画像メモリ２に書き込むと
同時に、画像メモリから画像出力部１３にデータを読み
出す場合にも同様に適用できる。

【００４４】その場合、圧縮・伸張部１２からの画像デ
ータを書き込んだ後、画像出力部１３がデータ読み出し
を行うことになる。その場合、画像記録部１４の記録速
度は、ほぼ一定なので、画像メモリ２から画像出力部１
３へのデータ読出速度は、ほぼ一定となる。それに対し
て、圧縮・伸張部１２による伸張処理速度は、データの
圧縮率によって変動する。しかも、画像記録部１４は、
機械的動作を伴う関係上、記録途中で動作を停止させる
ことは難しいので、アドレス接近検知信号が出力された
時に動作を停止させるのは、この場合も、データ書込側
の圧縮・伸張部１２の方にせざるを得ない。

【００４５】このような事情から、この場合は、まず、
１ページ分のデータを圧縮・伸張部１２で伸張し、画像
メモリ２に書き込ませ、１ページ分のデータ書込が終わ
った段階で、画像出力部１３からの読み出しを開始する
ようにする。そして、データの読み出しを行った後か
ら、それと同時並行的に、次のページのデータを書き込
んでいくようにする。データ書込がデータ読出に追いつ
きそうになったら、先に述べたのと同様にして、圧縮・
伸張部１２の伸張処理を一時停止させることにより、ま
だデータ読み出しが済んでいない領域に、新たなデータ
を書き込んでしまうのを防止する。

【００４６】

【発明の効果】以上述べた如く、本発明の画像処理装置
によれば、次のような効果を奏する。１組のアドレス要
求元の内、一方がアクセスしているアドレスと他方がア
クセスしているアドレスとを比較して、両者の差が所定
値以内になった時にアドレス接近検知信号を出力し、ア
ドレス接近検知信号が出力された時、１組のアドレス要
求元の内、アクセス位置が、他方より後方位置にあるも
のを一時停止させるようにした。その結果、後方位置を
アクセスしている方の転送速度が、局所的に速くなっ
て、先方位置をアクセスしている方を追い越しそうにな
っても、余裕を持ってそれを防止することができる。そ
のため、画像メモリの未書込領域を一部読み出したり、
あるいは、画像メモリの未読出領域にデータを書き込ん
でしまうことを確実に防止できる。

【００４７】また、アドレス接近検知部を、アドレスの
上位所定桁同士の差を求め、差が“１”に成った時、ア
ドレス接近検知信号を出力するようにすれば、アドレス
値の全桁同士を比較する場合と比較して、その回路構成
が単純になる。そしてまた、アドレス接近検知回路９で
判定対象とする上位桁数を随時指定して変更できるよう
にすれば、アドレス接近検知信号を出力するための条件
をダイナミックに変更することができる。さらに、その
桁数の指定を、アドレス接近検知信号が出力される前と
後とで異なるようにすれば、頻繁にアドレス接近検知信
号が出力されたり、解除されたりすることを防止でき
る。さらにまた、１組のアドレス要求元の内、一方が、
圧縮・伸張部である時、機械的動作を伴わない圧縮・伸
張部の方のアクセス位置を、他方より後方にして、アド
レス接近検知信号が出力された時、圧縮・伸張部の方を
停止させるようにすれば、制御が容易になる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示すブロック図

【図２】本発明の動作を説明するための図

【図３】画像メモリへの書き込み及び読み出しを同時
並行して行う場合の動作を説明するための図

【図４】本発明の第２実施例におけるアドレス接近検
知部の周辺を示すブロック図

【図５】本発明の第３実施例におけるアドレス接近検
知部を示すブロック図

【図６】本発明の第３実施例を示すブロック図

【図７】本発明の第４実施例におけるアドレス接近検
知部を示すブロック図

【図８】画像処理装置の概要を示すブロック図

【符号の説明】

１…ＣＰＵ、２…画像メモリ、３，４，５…アドレス発
生回路、６…マルチプレクサ、７，８，１６，１７，１
８…バッファ、９…アドレス接近検知部、１０…画像読
取部、１１…画像入力部、１２…圧縮・伸張部、１３…
画像出力部、１４…画像記録部、１５…バス制御部、１
９，２０，２１…Ｄフリップフロップ、２２…アドレス
バス、２３…データバス、９１，９１−１，９１−２…
ラッチ回路、９２，９２−１，９２−２，９７…インバ
ータ、９３，９３−１，９３−２…加算器、９４，９４
−１〜９４−１１…論理回路、９５…レジスタ、９６…
デコーダ

Claims

【特許請求の範囲】

【請求項１】少なくとも１ページ分の画像データを記
憶可能な画像メモリと、互いに独立に上記画像メモリに
アクセスして、同時並行的にデータ書込及びデータ読出
を行う１組のアドレス要求元と、該１組のアドレス要求
元の一方がアクセスしているアドレスと他方がアクセス
しているアドレスとを比較して、両者の差が所定値以下
になって０になる前にアドレス接近検知信号を出力する
アドレス接近検知部と、該アドレス接近検知信号を受け
て、上記１組のアドレス要求元の内、アクセス位置が、
他方より後方位置にあるものを一時停止させるように制
御する制御部とを具えたことを特徴とする画像処理装
置。
【請求項２】アドレス接近検知部は、１組のアドレス
要求元の一方がアクセスしているアドレスの上位所定桁
と、他方がアクセスしているアドレスの対応する桁との
差を求め、その差が１になった時、アドレス接近検知信
号を出力する回路であることを特徴とする請求項１記載
の画像処理装置。
【請求項３】アドレス接近検知部は、１組のアドレス
要求元の内の一方がアクセスしているアドレスの上位所
定桁と他方がアクセスしているアドレスの対応する桁と
の差を算出する演算回路と、該演算回路で算出対象とな
っている桁数の内判定対象とする上位桁数を指定する桁
数指定手段と、上記演算回路の出力の上記桁数指定手段
で指定された上位桁が全て“０”になったときアドレス
接近検知信号を出力する論理回路とを具えたことを特徴
とする請求項２記載の画像処理装置。
【請求項４】桁数指定手段は、アドレス接近検知信号
が出力される前と後とで異なった桁数を指定するように
したことを特徴とする請求項３記載の画像処理装置。
【請求項５】１組のアドレス要求元の一方が、圧縮・
伸張器であり、そのアクセス位置は、他方より後方位置
にあることを特徴とする請求項１〜４のいずれか１項に
記載の画像処理装置。