JPH0676565A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】製造コストの上昇を招くことなく動作速度を高
めたＶＲＡＭを提供する。 【構成】論理演算イネーブル信号ＩＯＲＥにより制御さ
れ入力信号ＤＩのレベルを判定するレベル判定回路３１
１を含むライトリード制御回路３１を備える。入力信号
ＤＩの論理レベルの判定結果に基き、選択メモリセルに
対し入力信号ＤＩの書込みと上記選択メモリセル情報の
リフレッシュとのいずれかを行うことにより上記論理演
算を実効的に行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
特に高速画像処理機能を備える画像処理用のダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）に関する。

【０００２】

【従来の技術】ＥＷＳやパーソナルコンピュータなどの
小型コンピュータにおいてＣＰＵとデータディスプレイ
装置との間に配置され、上記ＣＰＵの制御の下にディス
プレイ表示用のデータの書込み／読出しを行うこの種の
ＤＲＡＭは、ビデオＲＡＭ（ＶＲＡＭ）あるいはグラフ
ィクスメモリとも呼ばれ、広く用いられてきている。ま
た、この種のＶＲＡＭに要求される画像処理のスピード
および柔軟性はますます高まっている。これらの要求に
応えて、米国特許第４，６３３，４４１号明細書記載の
ランダム書込みのためのライトパービット機能や、複数
ビット（３２または６４）から成る指定ブロック単位の
セルにクロックパルス１サイクルで書込みを行なうブロ
ックライト機能や、指定行数（８または１６行）分のセ
ルに１サイクルで書込を行なうフラッシュライト機能な
どがＶＲＡＭに備えられるようになった。

【０００３】しかしながら、この種のＶＲＡＭでレーザ
プリンタなどの制御回路を構成する場合には、図形の形
成やその変更において、ＶＲＡＭに格納ずみの画素デー
タを一旦読出して新たな画素データや表示条件との論理
演算にかけ、変更後の画素データを形成してもとのアド
レスに再書込みする。すなわち、図形の形成および変更
のためにクロックパルス複数サイクルにわたるＶＲＡＭ
アクセス動作およびＣＰＵ演算動作が必要になる。上記
レーザプリンタの制御回路における上記論理演算のうち
もっとも頻繁に行われる演算はＯＲ演算であり、このＯ
Ｒ演算結果が上記ＶＲＡＭに再書込みされる。この場
合、上記ＣＰＵおよびＶＲＡＭへのアクセスを含む少な
くとも３つのクロックパルスサイクルの読出し／論理演
算／再書込み動作時間を要する。

【０００４】この動作時間を短縮するため、米国特許第
４，９５１，２５１号明細書記載の発明は、ＶＲＡＭを
形成する半導体チップにチップ選択信号に先立って供給
される所定の制御信号のレベルを判定し、そのチップ選
択信号に同期してアドレス端子から供給される信号をフ
ァンクション信号として取込み、そのファンクション信
号に応答して上記論理演算機能を含む種々の演算を行う
内部回路を半導体チップ内部に備えたＶＲＡＭを提案し
ている。すなわち、この内部回路は、ＲＡＭからの読出
し出力を上記ファンクション信号に応答して外部端子か
らの書込み信号との間の論理演算にかけ再書込み用の信
号を発生する論理演算回路を含む。上記ファンクション
信号に応答した上記論理演算が論理和（ＯＲ）を生ずる
ＯＲ演算である場合は、ＲＡＭからの読出し出力はリー
ドモディファイライト（ｒｅａｄ−ｍｏｄｉｆｙ−ｗｒ
ｉｔｅ）動作により入力画像データとのＯＲ演算にかけ
られ、そのＯＲ出力が新たな画素データとして上記読出
し出力のもとのアドレスに再書込みされ、しかもこれら
動作がクロックパルス１サイクルで完結する。

【０００５】従来技術によるＶＲＡＭ（説明の便宜上デ
ータの書込み／読出しを４ビット単位で行うマルチビッ
ト出力型メモリとする）をブロックで示す図４を参照す
ると、この従来のＶＲＡＭは、４ビットのコードワード
すなわち×４ビットパターンを同時にアクセスできる×
４ビット構成のダイナミックＲＡＭを基本構成として４
組のメモリアレイ、センスアンプ（図示しない）および
ロウおよびカラムアドレスデコーダ（いずれも図示しな
い）から成るメモリ部（ＲＡＭ）１１と、リフレッシュ
アドレスカウンタ（図示しない）を有しリフレッシュア
ドレス信号を形成するリフレッシュコントロール回路
（ＲＥＦＣ）１２と、ロウアドレスストローブ信号反転
（ｉｎｖｅｒｔｅｄ：以下Ｉ）ＲＡＳにより形成された
タイミング信号に同期して外部アドレス信号を取り込み
上記ロウアドレスデーコーダに伝える内部相補アドレス
信号を形成するロウアドレスバッファ（Ｒ−ＡＤＢ）１
３と、カラムアドレスストローブ信号ＩＣＡＳにより形
成されたタイミング信号に同期して外部アドレス信号を
取り込み上記カラムアドレスデコーダに伝える内部相補
アドレス信号を形成するカラムアドレスバッファ（Ｃ−
ＡＤＢ）１４と、フアンクション設定信号ＦＦを解読し
て論理演算回路１７の演算モードを設定する演算モード
信号ｆｎとデータ入力回路２０の動作を選択的に無効に
させるマスク信号ｍｓｋとゲート回路１８を制御するパ
ス信号ｐｓとを発生するファンクション設定回路（Ｆ
Ｎ）１５と、信号ＩＲＡＳ／ＩＣＡＳとライトイネーブ
ル信号ＩＷＥとの供給を受けこれら信号の組合せにより
指示される動作モードを識別しタイミング信号φｒ，φ
ｆｎ等の他内部回路向けの各種のタイミング信号を発生
するタイミング信号発生回路（ＴＣ）１６と、メモリ部
１１の前記４組のメモリアレイに対応した４組の回路か
ら成り一方の入力に設けられたラッチ回路１９に保持さ
れた信号と書込み信号とを受けこれら両信号の間の論理
積（ＡＮＤ），否定論理積（ＮＡＮＤ），論理和（Ｏ
Ｒ），否定論理和（ＮＯＲ），反転（ＮＯＴ），排他的
論理和（ＥＸ−ＯＲ）等の論理演算出力を演算モード信
号ｆｎに応答して発生する論理演算回路（ＬＵ）１７
と、論理演算が不要のとき入力コードーワードを論理演
算にかけることなく回路１７を通過させメモリ部１１に
供給するゲート回路（Ｇ）１８と、メモリ部１１のＩ／
Ｏからの出力コードーワードをラッチするラッチ回路
（Ｆ）１９と、データ入力回路（ＩＢ）２０と、データ
出力回路（ＯＢ）２１とを備える。また、並列４個の端
子からそれぞれ成るデータ出力端子群Ｄｏおよびデータ
入力端子群Ｄｉ（図示の便宜上それぞれ１個の端子とし
て示す）を備える。

【０００６】タイミング信号発生回路１６は、次のよう
に動作モードを識別するように構成されている。すなわ
ち、タイミング信号発生回路１６は、実質的なチップ選
択信号である信号ＩＲＡＳがハイレベル（不活性レベ
ル）からローレベル（活性レベル）に設定されたとき、
カラムアドレスストローブ信号ＩＣＡＳおよびライトイ
ネーブル信号ＩＷＥがそれぞれローレベル（イネーブル
レベル）に設定されるとこれら信号ＩＲＡＳ／ＩＣＡＳ
／ＩＷＥの組合せからプリセット動作モードとして認識
する。信号ＩＲＡＳが再度ハイレベルに設定されるまで
はこのプリセット動作モードが継続する。このプリセッ
ト動作モード期間中は、タイミング信号発生回路１６は
タイミング信号φｆｎを発生する。信号ＩＲＡＳがハイ
レベルからローレベルに変化したとき信号ＩＷＥがハイ
レベル（不活性レベル）に設定されると、これら信号Ｉ
ＲＡＳ／ＩＷＥの組合せからアクセス動作状態として認
識する。

【０００７】図４に併せて図５（Ａ）および図５（Ｂ）
を参照すると、まず、次のようにリフレッシュ動作が行
なわれる。信号ＩＲＡＳがハイレベルからローレベルに
変化する前に、信号ＩＣＡＳおよび信号ＩＷＥをローレ
ベルに設定する。これにより、信号ＩＲＡＳのハイレベ
ルからローレベルへの転換点に同期して内部回路が動作
状態にされ、タイミング信号発生回路１６がリフレッシ
ュ信号φｒｆを発生しレフレッシュコントロール回路２
２に供給し、リフレッシュアドレス信号等の各種タイミ
ング信号を発生させてリフレッシュサイクルを起動す
る。（ＣＡＳビフォワーＲＡＳリフレッシュ）。このリ
フレッシュ動作中は、ロウアドレスバッファ１３の入力
端子は、レフレッシュコントロール回路２２と結合さ
れ、外部アドレス端子とは分離されている。

【０００８】タイミング信号発生回路１６は、信号ＩＣ
ＡＳおよび信号ＩＷＥが共にローレベルであることを検
出すると、信号ＩＲＡＳのローレベルへの変化に応答し
て、カラムアドレスバッファ１４の活性化用のタイミン
グ信号φｃとフアンクション設定回路１５の起動用のタ
イミング信号φｆｎを発生させる。上記リフレッシュ動
作においてはデータ線選択タイミング信号φｙが発生さ
れていないので、メモリ部１１内のカラムアドレスデコ
ーダは実質的に非動作状態に置かれる。したがって、ア
ドレス端子ＡＴ０〜ＡＴｉから供給されこのカラムアド
レスバッファ１４を経由したフアンクション信号ＦＦは
このとき動作状態にされたフアンクション設定回路１５
に取込まれる。フアンクション設定回路１５はこの取込
んだフアンクション信号ＦＦを保持するとともに、それ
を解読して次の動作対応の各種モード信号を発生する。
このようにして、リフレッシュ動作と、フアンクション
信号ＦＦの取込動作が同一メモリサイクル（リフレッシ
ュサイクル）中に並行して行われる。これら信号ＩＲＡ
Ｓ、ＩＣＡＳおよびＩＷＥをハイレベルにして内部回路
を一旦リセット状態とする。このリセット状態において
もフアンクション設定回路１５はフアンクション信号Ｆ
Ｆを保持し続けている。

【０００９】次に、信号ＩＲＡＳのハイレベルからロー
レベルへの変化に応答して、タイミング信号発生回路１
６はタイミング信号φｒを発生させてロウアドレスバッ
ファ１３を動作状態にし、アドレス端子ＡＴ０〜ＡＴｉ
からのアドレス信号をロウアドレス信号ＡＸ（ＡＸ０〜
ＡＸｉ）として取り込み、メモリ部１１のワード線の選
択動作を行なう。

【００１０】次に、信号ＩＣＡＳのハイレベルからロー
レベルへの変化に応答して、タイミング信号発生回路１
６はタイミング信号φｃを発生させてカラムアドレスバ
ッファ１４を動作状態にし、アドレス端子ＡＴ０〜ＡＴ
ｉからのアドレス信号をカラムアドレス信号ＡＹ（ＡＹ
０〜ＡＹｉ）として取り込み、メモリ部１１のビット線
の選択動作を行なう。これによりアドレス信号ＡＸとＡ
Ｙとで指定されたメモリセルの記憶情報ＤＡはラッチ回
路Ｆに読み出される。

【００１１】一方、信号ＩＷＥがローレベル状態である
書込み動作モードにおいては、入力データ端子Ｄｉから
の入力コードーワードＤＢがデータ入力回路２０を経由
して取込まれる。上述のフアンクション設定によってフ
アンクション設定回路１８がフアンクション信号ＦＦに
より、論理演算回路１７に対して例えばＯＲ演算を指示
すると、論理演算回路１７はラッチ回路１９の信号ＤＡ
と、入力信号ＤＢとの間のＯＲ出力を表わす信号ＤＡ＋
ＤＢ（以下データ信号ＤＷ）を形成してメモリ部１１の
Ｉ／Ｏノードに伝え、上記選択メモリセルに再書込みさ
せる。リードモディファイライトによる１サイクルの書
込み動作はこのように行われ、メモリセルの記憶情報が
この記憶情報と外部からの書込みデータとの間の指定論
理演算結果のデータに置換えられる。なお、上述の説明
においては信号ＤＡ／ＤＢ／ＤＷは説明の便宜上１つの
信号としているが、実際は、正および反転の信号対から
成る相補信号である。

【００１２】上記選択メモリセルへの書込みは相補デー
タ信号ＤＷ，反転信号ＩＤＷの値により次のように行な
われる。すなわち、信号ＤＷが論理１、反転信号ＩＤＷ
が論理０のとき上記選択メモリセルには論理１が書込ま
れる。一方、信号ＤＷが論理０、反転信号ＩＤＷが論理
１のときは論理０が書込まれる。また、信号ＤＷおよび
反転信号ＩＤＷの両方が論理１のときは書込みが禁止さ
れ上記セルデータがリフレッシュされる。

【００１３】また、メモリセルの記憶情報を単に入力コ
ードーワードＤＢに置換える場合は、フアンクション設
定回路１５はフアンクション信号ｆｎの代りにパス信号
ｐｓを発生しゲート回路１８に供給する。これにより、
通常のＤＲＡＭと同様に高速に書込み動作を行なうこと
ができる。

【００１４】

【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、リードモディファイライト動作により論理
演算を実行するが、このリードモディファイライト動作
は、単純なライト動作に比較してリード動作を伴う分だ
け長い時間を要するという欠点がある。この種のＶＲＡ
Ｍにおける上記時間の一例を示すと、通常のライト動作
サイクルタイムの１９０ｎＳに対し、リードモディファ
イライト動作サイクルタイムは２６０ｎＳに達し、前者
の約３７％増になる。

【００１５】また、上記内部回路は上記論理演算および
その他の複数の論理演算を可能にするフアンクション信
号を発生するフアンクション設定回路やそれら論理演算
を実行する演算回路や上記ＲＡＭ読出し出力格納用のラ
ッチ回路等を要するのでＶＲＡＭの製造コストを上昇さ
せるという欠点がある。

【００１６】したがって、本発明の目的は、製造コスト
の上昇を招くことなく動作速度を高めたＶＲＡＭを提供
することである。

【００１７】

【課題を解決するための手段】本発明の半導体記憶装置
は、行および列の両方向にアレイ状に配置された複数の
メモリセルとこれらメモリセルの選択手段とこれらメモ
リセルの保持情報の読出し手段とこれらメモリセルへの
入力データの書込み手段とを含むダイナミック型のメモ
リ手段と、入力データ信号の供給を受ける第１の入力端
子と前記入力データ信号を前記メモリセルのうち選択さ
れたものの保持情報との間の所定の論理演算にかける論
理演算イネーブル信号の供給を受ける第２の入力端子と
前記書込み手段に対し前記選択されたメモリセルへの書
込みを指示する書込みイネーブル信号の供給を受ける第
３の入力端子と、前記メモリ手段と前記第１、第２およ
び第３の入力端子との間に配置され前記書込みイネーブ
ル信号と前記論理演算イネーブル信号との活性化に応答
して供給される論理演算タミング信号に同期して前記入
力データ信号のレベル値が予め定めた前記論理演算の演
算結果対応の第１および第２のレベルのいずれであるか
を判定するレベル判定手段と、前記レベル値が前記第１
のレベルのとき前記入力データを前記メモリ書込み手段
に供給し前記レベル値が前記第２のレベルのとき前記メ
モリ書込み手段に書込み禁止を指示する書込み制御手段
とを含む論理演算データ書込み制御手段とを備えて構成
されている。

【００１８】

【実施例】次に、本発明の実施例を図４と共通の構成要
素には共通の参照符号を付して同様にブロックで示した
図１を参照すると、この図に示した本実施例の半導体記
憶装置は、タイミング信号発生回路１６の代りにＯＲＥ
信号ＩＯＲＥの供給をさらに受け論理演算タイミング信
号φＬをさらに生じるタイミング信号発生回路（ＴＣ）
１６Ａと、信号ＩＯＲＥに応答して入力データＤＩの論
理値を判定するとともにこの論理値がハイレベルのとき
メモリ部１１に書込みデータＤＷを供給する上記論理演
算回路１７対応のライトリード制御回路３１と、信号Ｉ
ＯＲＥのバッファ回路を形成するＯＲＥ入力回路（ＯＲ
ＥＢ）３２とを備える。

【００１９】ライトリード制御回路３１は、入力回路３
２を経由した信号ＩＯＲＥ対応の信号ＬＯのローレベル
（活性レベル）時にデータ入力回路２０を経由して供給
される入力信号ＤＩ対応の信号ＤＢの論理値を判定する
レベル判定回路３１１と、レべル判定回路３１１の出力
ＯＤの論理値がハイレベルのとき書込みデータＤＷを発
生しローレベルのとき書込みデータＤＷの生成を禁止し
て選択メモリセルをリフレッシュするライト制御回路３
１２とを備える。なお、信号ＤＷは上述の従来例と同様
に正信号ＤＷおよび反転信号ＩＤＷの対から成る相補信
号である。

【００２０】レベル判定回路３１１およびライト制御回
路３１２の具体的な回路の一例を示す図２を併せて参照
すると、論理値判定回路３１１は信号ＤＢを反転して信
号ＩＤＢを生ずるするインバータＩ３１と、この信号Ｉ
ＤＢと信号ＬＯとの否定論理積を生ずるＮＡＮＤゲート
Ｅ３１とを備え、ライト制御回路３１２は反転信号ＩＤ
Ｂとタイミング信号φＬとの否定論理和を生ずるＮＯＲ
ゲートＥ３２と、このゲートＥ３２の出力信号を反転し
反転信号ＩＤＷを生じるインバータＩ３２と、ＮＡＮＤ
ゲートＥ３１の出力と論理演算制御信号φＬとの否定論
理和を生ずるＮＯＲゲートＥ３３と、このゲートＥ３３
の出力信号を反転し信号ＤＷを生じるインバータＩ３３
とを備える。

【００２１】本実施例のタイミング信号発生回路１６Ａ
は、上述の従来技術のタイミング信号発生回路１６と同
様のプリセット動作モードとアクセス動作モードとの識
別に加えて、ライトイネーブル信号ＩＷＥのローレベル
（活性レベル）時にＯＲＥ信号ＩＯＲＥの供給に応答し
て論理演算タイミング信号φＬをさらに生じる論理演算
（ＯＲライト）モードを識別する。

【００２２】図３を併せて参照すると、まず、上述の従
来技術によるＶＲＡＭの場合と同様のリフレッシュ動作
が行なわれる。次に、信号ＩＲＡＳのローレベルへの立
下り時に信号ＩＷＥをハイレベルに、信号ＩＯＲＥをロ
ーレベルにそれぞれすることによりＯＲ演算モードとな
る。次に、信号ＩＷＥががローレベル状態にある書込み
動作モード（ライトサイクル）においては、入力データ
端子Ｄｉからの入力コードワードＤＩがデータ入力回路
２０を経由して取込まれ対応の信号ＤＢを生じ、レベル
判定回路３１１の一方の入力にに供給される。一方、信
号ＩＯＲＥはＯＲＥ入力回路３２を経由して対応の信号
ＬＯを生じレベル判定回路３１１の他の一方の入力に供
給される。レベル判定回路３１１は入力コードワードＤ
Ｉ対応の信号ＤＢの論理値が論理１か論理０かを判定
し、ライト制御回路３１２はこの判定結果が前者の場合
には論理１の書込みを行い、後者の場合には書込みを禁
止しセルデータＤＣの再書込みすなわちリフレッシュを
指示する。

【００２３】図２をさらに参照すると、信号ＤＢはイン
バータＩ３１で反転されＮＡＮＤゲートＥ３１とＮＯＲ
ゲートＥ３２とに供給される。ＮＡＮＤゲートＥ３１は
反転信号ＩＬＯと反転信号ＩＤＢとの否定論理積である
反転信号Ｉ（ＬＯ・ＤＢ）をＮＯＲゲートＥ３３の一方
の入力に供給する。ＮＯＲゲートＥ３２は反転信号ＩＤ
Ｂとタイミング信号φＬとのＮＯＲ出力を生じこのＮＯ
Ｒ出力はインバータＩ３２で反転されて反転信号ＩＤＷ
となりメモリ部１１に供給される。ＮＯＲゲートＥ３３
は反転信号Ｉ（ＬＯ・ＤＢ）とタイミング信号φＬとの
ＮＯＲ出力を生じこのＮＯＲ出力はインバータＩ３２で
反転されて信号ＤＷとなりメモリ部１１に供給される。
信号ＤＢが論理１であれば、上述の動作説明から明かな
とおり、信号ＤＷは論理１、反転信号ＩＤＷは論理０と
なり、選択メモリセルに論理１が書込まれる。一方、信
号ＤＢが論理０であれば、信号ＤＷおよび反転信号ＩＤ
Ｗは両方とも論理１となり、選択メモリセルに対する書
込みは禁止されリフレッシュが行われる。

【００２４】上述のとおり、この実施例における演算回
路は、入力コードワードＤＩと選択メモリセルの読出し
出力ＤＣとの論理和が、ＤＩが論理１のときはＤＣの論
理値とは無関係に必ず論理１であり、一方、入力コード
ワードＤＩが論理０のときはＤＣの論理値と必ず一致す
ることに基ずいている。すなわち、信号ＤＩの論理値が
論理１と論理０のいずれであるかを判定し、論理１の場
合はこの論理１を書込み、論理０の場合は書込みを禁止
してセルデータＤＣをリフレッシュすることにより実効
的にＯＲ演算を実行できることに基ずいている。

【００２５】ＡＮＤ演算についても同様の動作ができ
る。その場合は入力コードワードＤＩが論理０のときこ
の論理０を選択メモリセルに書込み、論理１のとき上記
選択メモリセルのデータをリフレッシュするように構成
する。そのための回路構成は上述のＯＲ論理演算対応の
レベル判定回路から当業者に推考できるのでその説明は
省略する。

【００２６】

【発明の効果】以上説明したように、本発明の半導体記
憶装置は、上述の論理演算動作をサイクルタイムの増加
を伴なうことなく達成でき、したがって、レーザプリン
タなどの動作の高速化に適している。また論理演算を基
本的に不可欠な演算に限定することにより演算実現のた
めの回路構成を単純化し製造コストを軽減するという効
果がある。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の一実施例を示すブロ
ック図である。

【図２】この実施例の一部であるライトリード回路の回
路図である。

【図３】本実施例の半導体記憶装置の動作を示すタイミ
ングチャートである。

【図４】従来の半導体記憶装置の一例を示すブロック図
である。

【図５】従来の半導体記憶装置の動作を示すタイミング
チャートである。

【符号の説明】

１１ メモリ部 １２ リフレッシュコントロール回路 １３ ロウアドレスバッファ １４ カラムアドレスバッファ １５ ファンクション設定回路 １６，１６Ａ タイミング信号発生回路 １７ 論理演算回路 １８ ゲート回路 １９ ラッチ回路 ２０ データ入力回路 ２１ データ出力回路 ３１ ライトリード制御回路 ３１１ レベル判定回路 ３１２ ライト制御回路 Ｉ３１〜Ｉ３３ インバータ Ｅ３１ ＮＡＮＤゲート Ｅ３２，Ｅ３３ ＮＯＲゲート

Claims (4)

【特許請求の範囲】
1. 【請求項１】 行および列の両方向にアレイ状に配置さ
   れた複数のメモリセルとこれらメモリセルの選択手段と
   これらメモリセルの保持情報の読出し手段とこれらメモ
   リセルへの入力データの書込み手段とを含むダイナミッ
   ク型のメモリ手段と、 入力データ信号の供給を受ける第１の入力端子と前記入
   力データ信号を前記メモリセルのうち選択されたものの
   保持情報との間の所定の論理演算にかける論理演算イネ
   ーブル信号の供給を受ける第２の入力端子と前記書込み
   手段に対し前記選択されたメモリセルへの書込みを指示
   する書込みイネーブル信号の供給を受ける第３の入力端
   子と、 前記メモリ手段と前記第１、第２および第３の入力端子
   との間に配置され前記書込みイネーブル信号と前記論理
   演算イネーブル信号との活性化に応答して供給される論
   理演算タミング信号に同期して前記入力データ信号のレ
   ベル値が予め定めた前記論理演算の演算結果対応の第１
   および第２のレベルのいずれであるかを判定するレベル
   判定手段と、 前記レベル値が前記第１のレベルのとき前記入力データ
   を前記メモリ書込み手段に供給し前記レベル値が前記第
   ２のレベルのとき前記メモリ書込み手段に書込み禁止を
   指示する書込み制御手段とを含む論理演算データ書込み
   制御手段とを備えることを特徴とする半導体記憶装置。
2. 【請求項２】 前記論理演算がＯＲ演算であり、前記第
   １および第２のレべルがそれぞれ論理１レベルおよび論
   理０レベルであることを特徴とする請求項１記載の半導
   体記憶装置。
3. 【請求項３】 前記論理演算がＡＮＤ演算であり、前記
   第１および第２のレべルがそれぞれ論理０レベルおよび
   論理１レベルであることを特徴とする請求項１記載の半
   導体記憶装置。
4. 【請求項４】 前記論理演算データ書込み制御手段が前
   記入力データの反転値と前記論理演算イネーブル信号と
   の否定論理積を生ずるるＮＡＮＤゲートと前記ＮＡＮＤ
   ゲートの出力と前記論理演算タミング信号との否定論理
   和を生ずる第１のＮＯＲゲートと前記入力データの反転
   値と前記論理演算タミング信号との否定論理和を生ずる
   第２のＮＯＲゲートとを備えることを特徴とする請求項
   １記載の半導体記憶装置。