JPH0677050B2 - 電子回路 - Google Patents
電子回路Info
- Publication number
- JPH0677050B2 JPH0677050B2 JP60083761A JP8376185A JPH0677050B2 JP H0677050 B2 JPH0677050 B2 JP H0677050B2 JP 60083761 A JP60083761 A JP 60083761A JP 8376185 A JP8376185 A JP 8376185A JP H0677050 B2 JPH0677050 B2 JP H0677050B2
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- JP
- Japan
- Prior art keywords
- test
- input
- signal
- circuit
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000000630 rising effect Effects 0.000 claims description 3
- 238000007689 inspection Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000012905 input function Methods 0.000 description 2
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、検査機能を有する電子回路に関するものであ
る。
る。
従来の技術 従来、モノリシックな半導体集積回路では、１チップ上
に集積される回路規模が大きな場合や複雑な回路の場
合、検査時のみ用いるテスト回路を付加している。この
場合、半導体集積回路を複数個の機能ブロックに分割
し、その各機能ブロックを検査するのに最適な信号を、
直接入力又は出力できるように、テスト状態であること
を示すテスト端子と、どの機能ブロックの検査であるか
を示すテストモード入力端子を用い、電子回路装置の機
能検査を行なっている。
に集積される回路規模が大きな場合や複雑な回路の場
合、検査時のみ用いるテスト回路を付加している。この
場合、半導体集積回路を複数個の機能ブロックに分割
し、その各機能ブロックを検査するのに最適な信号を、
直接入力又は出力できるように、テスト状態であること
を示すテスト端子と、どの機能ブロックの検査であるか
を示すテストモード入力端子を用い、電子回路装置の機
能検査を行なっている。
第３図（ａ）に従来の回路例を示す。IN1〜４は入力端
子、OUT1,OUT2は出力端子、TESTはテスト状態であるこ
とを示す信号を入力するテスト信号入力端子、TMODEは
どの機能ブロックの検査であるかを判別するためのテス
トモード入力端子、A,B,Cは機能ブロック、Ｄはテスト
回路制御ブロック、SW1〜４はスイッチであり、機能ブ
ロックA,B,Cを検査するのに必要な信号を、直接、入力
端子IN1〜４、出力端子OUT1,2に接続するために挿入さ
れており、かつSW1〜４は、テスト回路制御ブロックか
らの信号によって信号の切換えが制御されている。
子、OUT1,OUT2は出力端子、TESTはテスト状態であるこ
とを示す信号を入力するテスト信号入力端子、TMODEは
どの機能ブロックの検査であるかを判別するためのテス
トモード入力端子、A,B,Cは機能ブロック、Ｄはテスト
回路制御ブロック、SW1〜４はスイッチであり、機能ブ
ロックA,B,Cを検査するのに必要な信号を、直接、入力
端子IN1〜４、出力端子OUT1,2に接続するために挿入さ
れており、かつSW1〜４は、テスト回路制御ブロックか
らの信号によって信号の切換えが制御されている。
第３図（ｂ）にテスト信号入力端子TEST、テストモード
入力端子TMODEの入力状態におけるスイッチSW1〜４の切
換え方向を示す。第３図（ｂ）に示す様に、テスト信号
入力端子TESTが“L"レベルであれば、通常動作状態であ
り、スイッチSW1〜４はすべてａ側に接続されている。
ところが、テスト信号入力端子TESTが、“H"レベルであ
れば検査状態となり、テストモード切換端子TMODEの
“H",“L"によって、スイッチSW1〜４は、それぞれａ側
またはｂ側に接続される。
入力端子TMODEの入力状態におけるスイッチSW1〜４の切
換え方向を示す。第３図（ｂ）に示す様に、テスト信号
入力端子TESTが“L"レベルであれば、通常動作状態であ
り、スイッチSW1〜４はすべてａ側に接続されている。
ところが、テスト信号入力端子TESTが、“H"レベルであ
れば検査状態となり、テストモード切換端子TMODEの
“H",“L"によって、スイッチSW1〜４は、それぞれａ側
またはｂ側に接続される。
前記半導体集積回路装置がテスト状態のとき、すなわ
ち、テスト入力端子TESTが“H"レベルのとき、テストモ
ード入力端子TMODEによって２つのモードに分けられ、
テストモード入力端子TMODEが“L"のとき、機能ブロッ
クＡは、同機能ブロックＡへ入力される信号を直接、入
力端子IN1及びIN2から入力でき、機能ブロックＡの出力
を直接、出力端子OUT1よりみることができる。機能ブロ
ックＣは、機能ブロックＣに入力される信号を直接、入
力端子IN3及びIN4を使用して入力でき、機能ブロックＣ
の出力を出力端子OUT2より検査できる。
ち、テスト入力端子TESTが“H"レベルのとき、テストモ
ード入力端子TMODEによって２つのモードに分けられ、
テストモード入力端子TMODEが“L"のとき、機能ブロッ
クＡは、同機能ブロックＡへ入力される信号を直接、入
力端子IN1及びIN2から入力でき、機能ブロックＡの出力
を直接、出力端子OUT1よりみることができる。機能ブロ
ックＣは、機能ブロックＣに入力される信号を直接、入
力端子IN3及びIN4を使用して入力でき、機能ブロックＣ
の出力を出力端子OUT2より検査できる。
次に、テストモード入力端子TMODEを“H"レベルにする
と、機能ブロックＢへのすべての入力信号を、入力端子
IN1,IN2,IN3より入力でき、出力端子OUT1を通して機能
ブロックＢの出力を直接検査することが可能である。
と、機能ブロックＢへのすべての入力信号を、入力端子
IN1,IN2,IN3より入力でき、出力端子OUT1を通して機能
ブロックＢの出力を直接検査することが可能である。
発明が解決しようとする問題点 しかし、上記のテスト回路は、下記の問題点を有してい
る。即ち、回路規模が増大して複雑化してくると、検査
する上で多くの機能ブロックに分割する必要が生じ、こ
れに伴ない、テストモードを作成するための入力端子数
が増え、ユーザーにとって使用不可能な端子数が増大す
る問題点があった。
る。即ち、回路規模が増大して複雑化してくると、検査
する上で多くの機能ブロックに分割する必要が生じ、こ
れに伴ない、テストモードを作成するための入力端子数
が増え、ユーザーにとって使用不可能な端子数が増大す
る問題点があった。
本発明は、このような問題点を解決するもので、テスト
時専用のテストモード入力端子をなくすため、通常状態
で使用する端子にその機能を与え、かつ、テスト時で
も、前記テストモード入力機能を与えられた端子が本来
の端子の意味をも失なわずに検査可能とすることによ
り、多くのテストモードを最小の端子数で作成できるよ
うにすることを目的とするものである。
時専用のテストモード入力端子をなくすため、通常状態
で使用する端子にその機能を与え、かつ、テスト時で
も、前記テストモード入力機能を与えられた端子が本来
の端子の意味をも失なわずに検査可能とすることによ
り、多くのテストモードを最小の端子数で作成できるよ
うにすることを目的とするものである。
問題点を解決するための手段 上述の問題点を解決するために本発明は、通常状態で使
用する入力端子に結合させて、テスト状態になったとき
にその入力端子の“H",“L"を記憶するラッチ回路を設
け、そのラッチ回路の出力を、テストモード設定用信号
としたものである。
用する入力端子に結合させて、テスト状態になったとき
にその入力端子の“H",“L"を記憶するラッチ回路を設
け、そのラッチ回路の出力を、テストモード設定用信号
としたものである。
作用 この構成により、テストモード入力端子をもつことなく
多くのテストモードを作成でき、かつ、テストモード入
力機能を与えられた端子が本来の端子の意味を失なわず
に検査可能となる。
多くのテストモードを作成でき、かつ、テストモード入
力機能を与えられた端子が本来の端子の意味を失なわず
に検査可能となる。
実施例 第１図は、本発明の一実施例によるテストモード設定回
路図である。TESTはテスト入力端子、IN1,IN2は入力端
子、１および２はラッチ、３はテストコントロールブロ
ックであり、ラッチ1,2はクロック入力の立ち上りエッ
ジでデータをとりこむものとする。また、TA,TBはテス
トモード信号、S1は入力端子IN1からの入力信号、S2は
入力端子IN2からの入力信号、S3は入力端子TESTからの
テスト信号である。テスト信号S3は、テスト状態になる
と“H"レベルとなり、通常動作状態では“L"レベルであ
る。
路図である。TESTはテスト入力端子、IN1,IN2は入力端
子、１および２はラッチ、３はテストコントロールブロ
ックであり、ラッチ1,2はクロック入力の立ち上りエッ
ジでデータをとりこむものとする。また、TA,TBはテス
トモード信号、S1は入力端子IN1からの入力信号、S2は
入力端子IN2からの入力信号、S3は入力端子TESTからの
テスト信号である。テスト信号S3は、テスト状態になる
と“H"レベルとなり、通常動作状態では“L"レベルであ
る。
ラッチ１および２のデータ入力は、それぞれ入力信号S1
およびS2であり、クロック入力はテスト信号S3であり、
クロック入力の立ち上り、すなわち、テスト状態になる
とき、データ入力のレベルをラッチし、Ｑに出力し、テ
ストモード信号TAとTBを作成する。テストコントロール
ブロック３は、入力信号S3、テストモードTAおよびテス
トモードTBが入力され、最大４つのテストモードを作成
することができる。テストモードコントロールブロック
３からの信号により、多くの機能ブロック間にある切換
スイッチをコントロールする。
およびS2であり、クロック入力はテスト信号S3であり、
クロック入力の立ち上り、すなわち、テスト状態になる
とき、データ入力のレベルをラッチし、Ｑに出力し、テ
ストモード信号TAとTBを作成する。テストコントロール
ブロック３は、入力信号S3、テストモードTAおよびテス
トモードTBが入力され、最大４つのテストモードを作成
することができる。テストモードコントロールブロック
３からの信号により、多くの機能ブロック間にある切換
スイッチをコントロールする。
第２図は、本発明の別の実施例によるテストモード設定
回路図である。TESTはテスト入力端子、S13は入力端子T
ESTからのテスト信号、10は前記テスト信号の立ち上り
によりパルス信号S14を発生する検査用クロック発生回
路、11,12は前記パルス信号S14をクロック入力とし入力
端子IN1,2からの入力信号S11,S12をデータ入力とするラ
ッチ回路で、その出力をテストモード信号TSA,TSBとし
て、テストコントロールブロック13に接続される。すな
わち、テストモード信号TSA,TSBは、テスト信号S13の立
ち上りで入力信号S11,S12をラッチすることにより作成
される。第２図に示した実施例も、第１図に示した実施
例と同様、最大４つのテストモードを作成することが可
能である。
回路図である。TESTはテスト入力端子、S13は入力端子T
ESTからのテスト信号、10は前記テスト信号の立ち上り
によりパルス信号S14を発生する検査用クロック発生回
路、11,12は前記パルス信号S14をクロック入力とし入力
端子IN1,2からの入力信号S11,S12をデータ入力とするラ
ッチ回路で、その出力をテストモード信号TSA,TSBとし
て、テストコントロールブロック13に接続される。すな
わち、テストモード信号TSA,TSBは、テスト信号S13の立
ち上りで入力信号S11,S12をラッチすることにより作成
される。第２図に示した実施例も、第１図に示した実施
例と同様、最大４つのテストモードを作成することが可
能である。
発明の効果 以上のように本発明によれば、テストモードを作成する
ためだけのテスト用入力端子を必要とせず、通常の入力
端子を兼用してはいるが、通常の入力端子の機能を失な
うことなく、多くのテストモードを作成することが可能
となり、大規模な回路や、複雑な電子回路装置の検査に
は、きめ細かな検査ができ、その実用効果は大きいもの
となる。
ためだけのテスト用入力端子を必要とせず、通常の入力
端子を兼用してはいるが、通常の入力端子の機能を失な
うことなく、多くのテストモードを作成することが可能
となり、大規模な回路や、複雑な電子回路装置の検査に
は、きめ細かな検査ができ、その実用効果は大きいもの
となる。
第１図は、本発明の一実施例によるテストモード発生回
路を示す回路ブロック図、第２図は本発明の別の実施例
によるテストモード発生回路を示す回路ブロック図、第
３図の（ａ）は従来のテスト回路で、第３図（ｂ）は各
テストモードにおけるスイッチのきりかえの組み合わせ
を示す図である。 TEST……テスト入力端子、IN1,IN2……入力端子、3,13
……テストコントロールブロック、1,2,11,12……ラッ
チ、10……検査用クロック発生回路。
路を示す回路ブロック図、第２図は本発明の別の実施例
によるテストモード発生回路を示す回路ブロック図、第
３図の（ａ）は従来のテスト回路で、第３図（ｂ）は各
テストモードにおけるスイッチのきりかえの組み合わせ
を示す図である。 TEST……テスト入力端子、IN1,IN2……入力端子、3,13
……テストコントロールブロック、1,2,11,12……ラッ
チ、10……検査用クロック発生回路。
Claims (1)
- 【請求項１】複数の入力のそれぞれに、クロック入力の
立上りエッジで信号を入力するラッチ回路を接続し、 前記ラッチ回路の出力と、１個のテスト信号とをテスト
コントロールブロックに入力して、 複数のテストモードをつくる電子回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60083761A JPH0677050B2 (ja) | 1985-04-19 | 1985-04-19 | 電子回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60083761A JPH0677050B2 (ja) | 1985-04-19 | 1985-04-19 | 電子回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61241676A JPS61241676A (ja) | 1986-10-27 |
| JPH0677050B2 true JPH0677050B2 (ja) | 1994-09-28 |
Family
ID=13811554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60083761A Expired - Lifetime JPH0677050B2 (ja) | 1985-04-19 | 1985-04-19 | 電子回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677050B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2709334B2 (ja) * | 1990-05-18 | 1998-02-04 | シャープ株式会社 | 半導体集積回路 |
| JPH0561708A (ja) * | 1991-09-02 | 1993-03-12 | Sharp Corp | 半導体集積装置 |
| JP5070077B2 (ja) * | 2008-02-08 | 2012-11-07 | 株式会社リコー | Ｌｓｉを装備する電装基板，画像形成制御板および画像形成装置 |
-
1985
- 1985-04-19 JP JP60083761A patent/JPH0677050B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61241676A (ja) | 1986-10-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |