JPH0677100U - Ｄｒａｍアクセス制御装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 メモリ・アクセスの効率を改善する。 【構成】 リフレッシュ動作が行われる毎にそのカウン
ト値を減算して送出するリフレッシュ要求記憶回路、設
定されたリフレッシュ回数値からリフレッシュ要求のカ
ウント値を減算しこの減算結果がカウント値より小さく
なったときに強制リフレッシュ要求信号を出力するリフ
レッシュ・タイマ回路、リフレッシュ要求信号が与えら
れマスタ側機器からのアクセス要求信号及びスレーブ側
機器からのアクセス要求信号が発生していない場合には
リフレッシュ起動信号を出力し、マスタ側機器又はスレ
ーブ側機器の一方がＤＲＡＭにアクセス中の場合にはこ
のアクセス終了後にリフレッシュ要求記憶回路のカウン
ト値に対応してリフレッシュ起動信号を出力するバス・
アービトレーション回路、及びＤＲＡＭに対するアクセ
ス・タイミングを生成しリフレッシュ動作を行う度にリ
フレッシュ実行信号を出力するＤＲＡＭアクセス・タイ
ミング回路を有する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、ＣＰＵを有するマスタ側機器とＩ／Ｏ装置等のスレーブ側機器とが 共有メモリであるＤＲＡＭにアクセスするときに、バス・アービトレーションを 行うＤＲＡＭアクセス制御装置に関し、詳しくは、リフレッシュ動作が発生して もメモリ・アクセスにかかる時間を削減できるように改善するものである。

【０００２】

【従来の技術】

従来、マスタ側機器となるＣＰＵと、スレーブ側機器となるＩ／Ｏ装置との間 で大容量のデータ転送を行うには、ＤＲＡＭで構成される共用メモリと、このＤ ＲＡＭに対するアクセスを制御するＤＲＡＭコントローラと、ＣＰＵ、Ｉ／Ｏ装 置で発生するアクセス要求またはＤＲＡＭのリフレッシュ要求を調停するバス・ アービトレーション部とから構成される装置で実現される。最近では、バス・ア ービトレーション機能を備えるＤＲＡＭコントローラがよく用いられている。 このような装置を動作させると、次の３通りの制御が実行される。 （１）スレーブ側機器でＤＲＡＭアクセス中に、マスタ側機器でＤＲＡＭアクセ ス要求が発生した場合は、スレーブ側機器のアクセスが終了するまでマスタ側機 器のアクセス要求を待たせ、スレーブ側機器のアクセス終了後、ＤＲＡＭアクセ ス権をマスタ側機器に許可する。 （２）マスタ側機器でＤＲＡＭアクセス中に、スレーブ側機器でＤＲＡＭアクセ ス要求が発生した場合も（１）と同様、スレーブ側機器のＤＲＡＭアクセスは待 たされる。 （３）マスタ側機器またはスレーブ側機器のいずれかがＤＲＡＭアクセス中に、 リフレッシュ要求が発生した場合、このリフレッシュ要求が発生した時点でのＤ ＲＡＭアクセス（１サイクル）が終了した後、このアクセスを一旦中断させてリ フレッシュ動作を実行する。そして、リフレッシュ動作終了後、中断したＤＲＡ Ｍアクセスを再開する。

【０００３】

【考案が解決しようとする課題】

以上のような従来の装置にあっては、以下に述べるような問題があった。 即ち、マスタ側機器またはスレーブ側機器のいずれかがＤＲＡＭアクセス中に リフレッシュ要求が発生した場合、このアクセスを中断してリフレッシュ動作を 開始するが、このリフレッシュ動作のためにバス・アービトレーション制御時間 が発生し、リフレッシュ動作終了後、ＤＲＡＭアクセスを再開するためにもバス ・アービトレーション制御時間が発生する。これらのバス・アービトレーション 制御時間分、ＤＲＡＭアクセスのパフォーマンスは低下する。 即ち、図５のタイムチャートに示すように、ＤＲＡＭアクセス（時間Ｔ₁ ）中 に、タイミングｔでリフレッシュ要求が発生したとすると、このリフレッシュの ために時間Ｔ₂ をかけてバス・アービトレーションを行う。それからリフレッシ ュ動作に時間Ｔ₃ 要したとする。このリフレッシュ動作後、ＤＲＡＭアクセスを 再開するため、また時間Ｔ₂ をかけてバス・アービトレーションを行う。その後 ＤＲＡＭアクセスに時間Ｔ₁'要したこととする。 このように、ＤＲＡＭアクセスに要する時間は（Ｔ₁ ＋２Ｔ₂ ＋Ｔ₃ ＋Ｔ₁'） となり、アクセスを中断してリフレッシュ動作を開始するためのバス・アービト レーション制御時間及びリフレッシュ動作終了後にＤＲＡＭアクセスを再開する ためのバス・アービトレーション制御時間の合わせて時間２Ｔ₂ が余分となり、 全体の動作時間短縮の妨げとなっていた。

【０００４】 本考案は、このような問題を課題として解決したものであり、バス・アービト レーション時間を削減して、メモリ・アクセスの効率を向上させることを目的と する。

【０００５】

【課題を解決するための手段】

このような目的を達成する本考案は、ＣＰＵを有するマスタ側機器とＩ／Ｏ装 置であるスレーブ側機器との間で、共有メモリであるＤＲＡＭにデータ転送及び リフレッシュ動作を制御するＤＲＡＭアクセス制御装置において、リフレッシュ 要求の発生によりリフレッシュ要求信号を出力するとともにリフレッシュ要求の 発生回数をカウントしリフレッシュ動作が行われる毎にそのカウント値を減算し て送出するリフレッシュ要求記憶回路と、リフレッシュ規定時間に対応するリフ レッシュ回数値が設定されこの回数値からリフレッシュ要求記憶回路のリフレッ シュ要求のカウント値を減算しこの減算結果がカウント値より小さくなったとき に強制リフレッシュ要求信号を出力するリフレッシュ・タイマ回路と、リフレッ シュ要求信号が与えられかつマスタ側機器からのアクセス要求信号及びスレーブ 側機器からのアクセス要求信号が発生していない場合にリフレッシュ起動信号を 出力するとともにマスタ側機器またはスレーブ側機器のいずれかがＤＲＡＭにア クセス中の場合はこのアクセス終了後にリフレッシュ要求記憶回路のカウント値 に対応してリフレッシュ起動信号を出力するバス・アービトレーション回路と、 バス・アービトレーション回路に従ってＤＲＡＭに対するアクセス・タイミング を生成しリフレッシュ動作を行う度にリフレッシュ実行信号を出力するＤＲＡＭ アクセス・タイミング回路と有することを特徴とするＤＲＡＭアクセス制御装置 である。

【０００６】

【作用】

本考案のＤＲＡＭアクセス制御装置は、マスタ側機器またはスレーブ側機器で ＤＲＡＭアクセス中にリフレッシュ要求が発生した場合に、このリフレッシュ要 求発生回数をカウントし、このマスタ側機器またはスレーブ側機器によるＤＲＡ Ｍアクセスがない場合に、カウントされたリフレッシュ要求発生回数分だけリフ レッシュ動作を実行する。また、ＤＲＡＭの記憶保持に必要な一定時間を保証す るため、リフレッシュ規定時間に対応するリフレッシュ回数値からリフレッシュ 要求発生回数のカウント値を減算し、その減算結果がカウント値より小さくなっ たときに強制リフレッシュ信号を出力する。

【０００７】

【実施例】

以下、図面を用いて本考案を詳細に説明する。 図１は、本考案を実施したＤＲＡＭアクセス制御装置１０を備え、マスタ側機 器であるＣＰＵ２とスレーブ側機器であるＩ／Ｏデバイス（Ｉ／Ｏ装置）３とが 共有メモリであるＤＲＡＭ４へアクセスする装置を表す回路ブロック図である。 ＣＰＵ２は、ＤＲＡＭアクセス制御装置１０に対し、アクセス要求時に、メモ リ・セレクト信号ＣＳ＊（ロウ・アクティブ）、アクセス信号ＲＤ＊／ＷＲ（リ ード／ライト信号）、アドレスＡを出力し、書き込み時にあっては書き込みデー タＤを出力する。 Ｉ／Ｏデバイス３は、ＤＭＡコンロトーラ５に対し、アクセス要求時に、ＤＭ Ａ要求信号ＤＲＱを出力し、応答信号ＤＡＣＫを受け取ることにより、ＤＲＡＭ ４とＤＭＡ転送によってデータを送受信する。 ＤＭＡコントローラ５は、Ｉ／Ｏデバイス３からＤＭＡ要求信号ＤＲＱを受け ると、ＤＲＡＭアクセス制御装置１０に対してメモリ・アクセス要求ＲＥＱを出 力し、アクセスが許可されると応答信号ＡＣＫを受け、Ｉ／Ｏデバイス３へ応答 信号ＤＡＣＫを送出するとともに、アドレスＡ、アクセス信号ＲＤ＊／ＷＲを出 力する。 アドレス切換装置６は、ＤＲＡＭアクセス制御装置１０からのロウ・アドレス ・ストローブ信号ＲＡＳ＊（ロウ・アクティブ）によって、ＤＲＡＭ４に与える ロウ・アドレスとカラム・アドレスとを切り換える回路である。 尚、ＣＰＵ２と、Ｉ／Ｏデバイス３と、ＤＭＡコントローラ５と、ＤＲＡＭ４ とは互いにデータ・バスＤＢ、アドレス・バスＡＢにより相互に接続される。ま た、アドレス切換装置６は、アドレス・バスＡＢとＤＲＡＭアドレス・バスｄａ ｂとの間に介在する。 この他、ＤＲＡＭ４に対してリフレッシュを行うためのリフレッシュ要求ＲＥ Ｆを送出するリフレッシュ・タイミング生成部７を備える。

【０００８】 本考案にかかるＤＲＡＭアクセス制御装置１０は、ＣＰＵ２とＩ／Ｏデバイス ３のＤＲＡＭアクセスを調停する装置であり、これらのＣＰＵ２とＩ／Ｏデバイ ス３のバス・アービトレーションにかかる制御を行うバス・アービトレーション 回路１１と、ＤＲＡＭアクセス・タイミングを生成するＤＲＡＭアクセス・タイ ミング回路１２とを有し、これらのバス・アービトレーション及びメモリ・アク セスを制御する一般的な回路の他、リフレッシュ要求記憶回路１３、リフレッシ ュ・タイマ回路１４を備えていることを特徴とする。

【０００９】 リフレッシュ要求記憶回路１３は、リフレッシュ・タイミング生成部７から送 出されたリフレッシュ要求ＲＥＦの発生回数をカウントし、この回数に応じた数 だけリフレッシュ動作が行われるまで、リフレッシュ要求信号ＲＥＦＲＥＱを出 力し続ける。 更に、リフレッシュ要求ＲＥＦの発生回数カウント値ＲＥＦＶＡＬを出力する 一方、実際にリフレッシュが行われたことを表すリフレッシュ実行信号ＲＥＦＥ ＸＥが１回与えられる度に、カウント値ＲＥＦＶＡＬから“１”を減算する。

【００１０】 リフレッシュ・タイマ回路１４は、リフレッシュ要求記憶回路１３に保持され ている未実行のリフレッシュ要求ＲＥＦ（カウント値ＲＥＦＶＡＬに対応するリ フレッシュ要求ＲＥＦの発生回数）をＤＲＡＭリフレッシュ規定時間（予め定め られたリフレッシュ要求発生回数ｎに相当する時間）内で終了させるため、リフ レッシュ要求記憶回路１３からのリフレッシュ要求カウント値ＲＥＦＶＡＬを監 視する。 即ち、このリフレッシュ・タイマ回路１４は、ＤＲＡＭ４をリフレッシュしな ければならない一定時間間隔に相当する規定リフレッシュ要求発生回数値ｎを内 部に保持しており、リフレッシュ要求記憶回路１３からのカウント値ＲＥＦＶＡ Ｌが“１”以上になると、リフレッシュ・タイミング生成部７からリフレッシュ 要求ＲＥＦが与えられる度に、値ｎからカウント値ＲＥＦＶＡＬを減算する。そ して、この減算結果が値ＲＥＦＶＡＬよりも小さくなった時点で、リフレッシュ 動作を優先させるため、強制リフレッシュ要求信号ＲＥＦＴＯＵＴを出力する。 この減算動作中、値ＲＥＦＶＡＬが“０”になったとき、即ち、記憶されてい たリフレッシュ要求の発生回数に対応する数のリフレッシュ動作が全て実行され たときは、この減算はリセットされる。

【００１１】 バス・アービトレーション回路１１は、ＣＰＵ２からのメモリ・セレクト信号 ＣＳ＊、ＤＭＡコントローラ５からのメモリ・アクセス要求ＲＥＱ、リフレッシ ュ要求記憶回路１３からのリフレッシュ要求信号ＲＥＦＲＥＱ、リフレッシユ・ タイマ回路１４からの強制リフレッシュ要求信号ＲＥＦＴＯＵＴを受け、ＤＲＡ Ｍ４に対するアクセスのアービトレーションを実行する回路であり、その詳しい 動作は次の通りである。 ＣＰＵ２でＤＲＡＭアクセス要求が発生し、メモリ・セレクト信号ＣＳ＊がア クティブとなると、その時点でＤＭＡコントローラ５からメモリ・アクセス要求 ＲＥＱが発生しておらず、かつリフレッシュ動作が実行されていないことを確認 してＣＰＵ２へ応答信号ＤＴＡＣＫ＊を返信するとともに、ＤＲＡＭアクセス・ タイミング回路１２へマスタ側機器がアクティブであることを表すマスタ／スレ ーブ信号Ｍ／Ｓ＊を送出する。 同様にして、Ｉ／Ｏデバイス３に接続するＤＭＡコントローラ５でＤＲＡＭア クセス要求が発生し、メモリ・アクセス要求信号ＲＥＱがアクティブとなると、 ＣＰＵ２のメモリ・セレクト信号ＣＳ＊が発生していず、かつリフレッシュ動作 が実行されていないことを確認してＤＭＡコントローラ５へ応答信号ＡＣＫを返 信するとともに、ＤＲＡＭアクセス・タイミング回路１２へスレーブ側機器がア クティブであることを表すマスタ／スレーブ信号Ｍ／Ｓ＊を送出する。 もし、いずれか一方の機器からＤＲＡＭアクセス要求が発生し、この時、他方 の機器からのＤＲＡＭアクセス要求を既に受け付けている場合、またはリフレッ シュ動作実行中の場合は、応答信号ＤＴＡＣＫ＊または応答信ＡＣＫを出力せず に、このアクセス要求を待たせる。

【００１２】 バス・アービトレーション回路１１にリフレッシュ要求記憶回路１３からリフ レッシュ要求信号ＲＥＦＲＥＱが与えられた場合、このリフレッシュ要求信号Ｒ ＥＦＲＥＱは、ＣＰＵ１からのメモリ・セレクト信号ＣＳ＊と、ＤＭＡコントロ ーラ５からのメモリ・アクセス要求ＲＥＱとの両方が発生しておらず、かつ一方 の機器でＤＲＡＭアクセスが行われていないときに受理される。そして、受理さ れたリフレッシュ要求信号ＲＥＦＲＥＱがネゲートされるまで、リフレッシュ起 動信号ＲＥＦＲＥＳＨを出力し続ける。

【００１３】 また、リフレッシュ・タイマ回路１４から強制リフレッシュ要求信号ＲＥＦＴ ＯＵＴが与えられた場合、その時点でのＣＰＵ２またはＤＭＡコントローラ５の ＤＲＡＭアクセス・サイクル終了後にリフレッシュ動作を開始するようにリフレ ッシュ起動信号ＲＥＦＲＥＳＨを出力する。

【００１４】 ＤＲＡＭアクセス・タイミング回路１２は、バス・アービトレーション回路１ １からのマスタ／スレーブ信号Ｍ／Ｓ＊に従って、ＤＲＡＭ４へロウ・アドレス ・ストローブ信号ＲＡＳ＊、カラム・アドレス・ストローブ信号ＣＡＳ＊、アウ トプット・イネーブル信号ＯＥ＊、ライト・イネーブル信号ＷＥ＊を出力する。 また、リフレッシュ起動信号ＲＥＦＲＥＳＨがアクティブの間、ＤＲＡＭ４に 対してリフレッシュ動作を繰り返し、１回リフレッシュ動作を行う度にリフレッ シュ実行信号ＲＥＦＥＸＥをリフレッシュ要求記憶回路１３へ送出する。 ここで、カウント値ＲＥＦＶＡＬに応じてリフレッシュ動作を繰り返すが、こ のリフレッシュ動作は、例えば、第１回目のリフレッシュをＤＲＡＭ４の１段目 のロウ・アドレスに対応する部分、第２回目のリフレッシュを２段目のロウ・ア ドレスに対応する部分、第３回目のリフレッシュを３段目のロウ・アドレスに対 応する部分というようにし、常に、前回リフレッシュしたロウ・アドレスの次段 のロウ・アドレスに対応する部分を第１回目のリフレッシュ対象とする。

【００１５】 次に、このように構成された本考案のＤＲＡＭアクセス制御装置の動作を詳し く説明する。 図２は、リフレッシュ・タイミング生成部７からリフレッシュ要求ＲＥＦが与 えられる、リフレッシュ要求記憶回路１３とリフレッシュ・タイマ回路１４の動 作を表すタイムチャートである。 この図では、ＣＰＵ２またはＤＭＡコントローラ５がＤＲＡＭ４をアクセス中 でリフレッシュ動作が待たされている場合を想定している。 リフレッシュ生成部７から一定間隔で発生するリフレッシュ要求ＲＥＦは、リ フレッシュ要求記憶回路１３にてカウントされ、そのカウント値ＲＥＦＶＡＬは インクリメントされていく。また、リフレッシュ要求記憶回路１３は、リフレッ シュ要求ＲＥＦアクティブにより、リフレッシュ要求信号ＲＥＦＲＥＱを“Ｈ” （アクティブ）とする。

【００１６】 一方、リフレッシュ・タイマ回路１４は、リフレッシュ要求ＲＥＦが与えられ る度に内部の設定値ｎから順次、カウント値ＲＥＦＶＡＬを減算していく。 そして、減算結果が値ＲＥＦＶＡＬよりも小さくなった時点、即ち、図２にお いて、減算結果ｎ−（ｋ＋１）と値ＲＥＦＶＡＬ（ｋ＋１）に注目し、この時点 でｎ−（ｋ＋１）＜ｋ＋１が成立すれば、リフレッシュ動作を優先させるため、 強制リフレッシュ要求信号ＲＥＦＴＯＵＴを出力する。

【００１７】 これにより、この時点でＣＰＵ１またはＤＭＡコントローラ５のアクセスがな くリフレッシュ動作ができるものとすると、リフレッシュ要求記憶回路１３に記 憶されているリフレッシュ要求発生回数のカウント値ＲＥＦＶＡＬ（ｋ＋１）だ けリフレッシュ動作が繰り返されて行われる。 即ち、強制リフレッシュ要求信号ＲＥＦＴＯＵＴが受け付けられてリフレッシ ュ動作が開始すると、カウント値ＲＥＦＶＡＬが“０”かつリフレッシュ要求信 号ＲＥＦＲＥＱがネゲートされるまでリフレッシュ動作を行う。 図２では、リフレッシュ実行信号ＲＥＦＥＸＥが｛（ｋ＋１）＋１｝本立ち上 がっていることにより、リフレッシュ動作が｛（ｋ＋１）＋１｝回行われたこと を表す。 また、図２で値ＲＥＦＶＡＬのタイムチャートの斜線部分は、リフレッシュ要 求記憶回路１３において、リフレッシュ実行信号ＲＥＦＥＸＥが１回与えられる （リフレッシュ動作が１回実行される）度に値ＲＥＦＶＡＬから“１”減算され ることを表す。

【００１８】 図３は、本考案装置を採用する装置の全体の動作の原理を表す図である。 ＣＰＵ２のメモリ・セレクト信号ＣＳ＊“Ｌ”（アクティブ）、ＤＭＡコント ローラ５のメモリ・アクセス要求ＲＥＱ“Ｌ”（インアクティブ）、リフレッシ ュ要求信号ＲＥＦＲＥＱ“Ｌ”（インアクティブ）、強制リフレッシュ要求信号 ＲＥＦＴＯＵＴ“Ｌ”（インアクティブ）のとき、バス・アービトレーション回 路１１はＣＰＵ２へ応答信号ＤＴＡＣＫ＊“Ｌ”（アクティブ）を返信し、ＣＰ Ｕ２がＤＲＡＭアクセスを開始する。このアクセスが終了すると、メモリ・セレ クト信号ＣＳ＊“Ｈ”（インアクティブ）、応答信号ＤＴＡＣＫ“Ｈ”（インア クティブ）となる。

【００１９】 次に、メモリ・セレクト信号ＣＳ＊“Ｌ”（アクティブ）となり、この後すぐ に、メモリ・アクセス要求ＲＥＱ“Ｈ”（アクティブ）となったときは、はじめ に応答信号ＤＴＡＣＫ＊“Ｌ”（アクティブ）となって、ＣＰＵ２がＤＲＡＭア クセスを開始する。この時にリフレッシュ要求信号ＲＥＦＲＥＱ“Ｈ”（アクテ ィブ）となってもこの要求は待たされる。 ＣＰＵ２のＤＲＡＭアクセスが終了すると、応答信号ＡＣＫ“Ｈ”となり続い てＤＭＡコントローラ５がＤＲＡＭアクセスを開始する。この間、バス・アービ トレーションに時間Ｔ₂ かかり、マスタ／スレーブ信号Ｍ／Ｓ＊がスレーブ側に 切り換わる。尚、この時、リフレッシュ・タイマ回路１４から強制リフレッシュ 要求信号ＲＥＦＯＵＴは与えられなかったとする。

【００２０】 そして、メモリ・アクセス要求ＲＥＱ“Ｌ”、応答信号ＡＣＫ“Ｌ”でＤＭＡ コントローラ５のＤＲＡＭアクセスが終了し、その後、ＣＰＵ１、ＤＭＡコント ローラ５ともアクセス要求を発生しないとすると、今まで待たされていたリフレ ッシュ要求信号ＲＥＦＲＥＱ“Ｈ”が取り込まれ、ＤＲＡＭアクセス・タイミン グ回路１２へリフレッシュ起動信号ＲＥＦＲＥＳＨ“Ｈ”が与えられてリフレッ シュ動作が行われる。 リフレッシュ動作は、リフレッシュ実行信号ＲＥＦＥＸＥが“Ｈ”となって実 行されるが、この時、リフレッシュ要求信号ＲＥＦＲＥＱ“Ｈ”が待たされてい た時間内に発生したリフレッシュ要求ＲＥＦの発生回数分、リフレッシュ動作が 繰り返される。

【００２１】 その後、図３の後半にあって、図２に示したような強制リフレッシュ要求信号 ＲＥＦＴＯＵＴ“Ｈ”が発生したとすると、ＣＰＵ２またはＤＭＡコントローラ ５のＤＲＡＭアクセス終了後、リフレッシュ要求記憶回路１３に記憶された回数 分、リフレッシュ動作が実行される。

【００２２】 図４は、図１に示した装置の全般に渡る動作のタイムチャートであり、リフレ ッシュ方式の一例としてＣＡＳビフォアＲＡＳリフレッシュ方式を採用した例で ある。 ここに示すアクセス動作シーケンスは、基本的には図２、図３のものと変わり はない。 即ち、ＣＰＵ２のＤＲＡＭアクセスにおいて、メモリ・セレクト信号ＣＳ＊が “Ｌ”になると、ＤＲＡＭアクセス・タイミング回路１２からロウ・アドレス・ ストローブ信号ＲＡＳ＊“Ｌ”（アクティブ）が出力され、この時送出されてい るアドレス切換装置６からのロウ・アドレスが有効とされる。 次に、アクセス信号ＲＤ＊／ＷＲ（リード／ライト信号）“Ｌ”により、カラ ム・アドレス・ストローブ信号ＣＡＳ＊が“Ｌ”（アクティブ）となってアドレ ス切換装置６からのカラム・アドレスが有効となるともに、アウトプット・イネ ーブル信号ＯＥ＊またはライト・イネーブル信号ＷＥ＊がアクティブ“Ｌ”とな る。 一方、この時点で、リフレッシュ要求ＲＥＦ“Ｈ”が発生し、リフレッシュ要 求信号ＲＥＦＲＥＱ“Ｈ”となったとする。

【００２３】 また、ＣＰＵ２のＤＲＡＭアクセス中に、ＤＭＡコントローラ５からのメモリ ・アクセス要求ＲＥＱ“Ｈ”（アクティブ）となると、図３と同様のシーケンス を経て、ＣＰＵ２のＤＲＡＭアクセス終了後、ＤＭＡコントローラ５がＤＲＡＭ アクセスを開始する。

【００２４】 その後、ＣＰＵ２、ＤＭＡコントローラ５ともＤＲＡＭアクセスが終了した時 点で、リフレッシュ起動信号ＲＥＦＲＥＳＨ“Ｈ”が送出され、カラム・アドレ ス・ストローブ信号ＣＡＳ＊“Ｌ”（アクティブ）とされる。これにより、ＣＡ ＳビフォアＲＡＳリフレッシュが実行される。 以上の例は、ＣＡＳビフォアＲＡＳリフレッシュ方式に本考案を実施したもの であるが、本考案にあっては、リフレッシュ方式はＣＡＳビフォアＲＡＳリフレ ッシュ方式に特定されず、どのような方式であってもよい。

【００２５】 このように、本考案装置によれば、図６に示すように、ＤＲＡＭアクセス（時 間Ｔ₁ ）中に、タイミングｔでリフレッシュ要求が発生した場合でも、このリフ レッシュを後回しにするので、リフレッシュ及びＤＲＡＭアクセス再開のための バス・アービトレーションを行う必要はなく、時間Ｔ₁'のＤＲＡＭアクセス後に リフレッシュ動作（時間Ｔ₃ ）を行えばよい。このため、ＤＲＡＭアクセスに要 する時間は、（Ｔ₁ ＋Ｔ₁'）だけでよく、従来の装置と比較してＤＲＡＭアクセ スにかかる時間を大幅に削減できる。

【００２６】

【考案の効果】

以上説明したように、本考案によれば、リフレッシュ要求時のバス・アービト レーション回数を減少させることができ、それだけメモリ・アクセスの高速化を 図ることができる。また、リフレッシュ要求が与えられても、メモリ・アクセス を中断することがないので、連続したメモリ・アクセスを実現することができ、 アクセス効率を向上できる。

【図面の簡単な説明】

【図１】本考案のＤＲＡＭアクセス制御装置の実施例を
表す回路ブロック図である。

【図２】本考案装置の動作を表すタイムチャートであ
る。

【図３】本考案装置の動作を表すタイムチャートであ
る。

【図４】本考案装置の動作を表すタイムチャートであ
る。

【図５】従来のＤＲＡＭアクセス制御装置のメモリ・ア
クセス及びリフレッシュに要する時間を表す図である。

【図６】本考案のＤＲＡＭアクセス制御装置のメモリ・
アクセス及びリフレッシュに要する時間を表す図であ
る。

【符号の説明】

１０ ＤＲＡＭアクセス制御装置 １１ バス・アービトレーション回路 １２ ＤＲＡＭアクセス・タイミング回路 １３ リフレッシュ要求記憶回路 １４ リフレッシュ・タイマ回路 ２ ＣＰＵ ３ Ｉ／Ｏデバイス ４ ＤＲＡＭ ５ ＤＭＡコントローラ ６ アドレス切換装置 ７ リフレッシュ・タイミング生成部 ＤＢ データ・バス ＡＢ アドレス・バス ｄａｂ ＤＲＡＭアドレス・バス

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】ＣＰＵを有するマスタ側機器とＩ／Ｏ装置
   であるスレーブ側機器との間で、共有メモリであるＤＲ
   ＡＭにデータ転送及びリフレッシュ動作を制御するＤＲ
   ＡＭアクセス制御装置において、リフレッシュ要求の発
   生によりリフレッシュ要求信号を出力するとともに前記
   リフレッシュ要求の発生回数をカウントしリフレッシュ
   動作が行われる毎にそのカウント値を減算して送出する
   リフレッシュ要求記憶回路と、リフレッシュ規定時間に
   対応するリフレッシュ回数値が設定されこの回数値から
   前記リフレッシュ要求記憶回路のリフレッシュ要求のカ
   ウント値を減算しこの減算結果が前記カウント値より小
   さくなったときに強制リフレッシュ要求信号を出力する
   リフレッシュ・タイマ回路と、前記リフレッシュ要求信
   号が与えられかつ前記マスタ側機器からのアクセス要求
   信号及び前記スレーブ側機器からのアクセス要求信号が
   発生していない場合にリフレッシュ起動信号を出力する
   とともに前記マスタ側機器または前記スレーブ側機器の
   いずれかが前記ＤＲＡＭにアクセス中の場合はこのアク
   セス終了後に前記リフレッシュ要求記憶回路の前記カウ
   ント値に対応して前記リフレッシュ起動信号を出力する
   バス・アービトレーション回路と、前記バス・アービト
   レーション回路に従って前記ＤＲＡＭに対するアクセス
   ・タイミングを生成しリフレッシュ動作を行う度にリフ
   レッシュ実行信号を出力するＤＲＡＭアクセス・タイミ
   ング回路と有することを特徴とするＤＲＡＭアクセス制
   御装置。