JPH0677435A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0677435A JPH0677435A JP4036617A JP3661792A JPH0677435A JP H0677435 A JPH0677435 A JP H0677435A JP 4036617 A JP4036617 A JP 4036617A JP 3661792 A JP3661792 A JP 3661792A JP H0677435 A JPH0677435 A JP H0677435A
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Abstract
(57)【要約】
【構成】 第１導電型の単結晶シリコン層からなる第１
領域と、多結晶シリコン層に形成された第２導電型の２
つの第２領域にソース及びドレインを有する薄膜トラン
ジスタとを備え、ソースを有する一方の前記第２領域に
供給電位を印加すると共に、ドレインを有する他方の前
記第２領域と前記第１領域との電気的接続経路間に当該
他方の第２領域とコンタクトホールを介して部分的に重
ねて配置され且つ電気的に接続される第１導電型の多結
晶シリコン層を介在してなる。 【効果】 薄膜トランジスタのドレインとなる多結晶シ
リコンと、これとは導電型の異なる単結晶シリコン層と
を接続するに際し、接続経路間に於ける電圧降下を小さ
くすることができる。
領域と、多結晶シリコン層に形成された第２導電型の２
つの第２領域にソース及びドレインを有する薄膜トラン
ジスタとを備え、ソースを有する一方の前記第２領域に
供給電位を印加すると共に、ドレインを有する他方の前
記第２領域と前記第１領域との電気的接続経路間に当該
他方の第２領域とコンタクトホールを介して部分的に重
ねて配置され且つ電気的に接続される第１導電型の多結
晶シリコン層を介在してなる。 【効果】 薄膜トランジスタのドレインとなる多結晶シ
リコンと、これとは導電型の異なる単結晶シリコン層と
を接続するに際し、接続経路間に於ける電圧降下を小さ
くすることができる。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ（相補型ＭＯＳ
トランジスタ）を用いた半導体ＲＡＭ（ランダム・アク
セス・メモリ）に関するものである。
トランジスタ）を用いた半導体ＲＡＭ（ランダム・アク
セス・メモリ）に関するものである。
【０００２】
【従来の技術】従来ＣＭＯＳＲＡＭに用いられているメ
モリのセルを図１に示す。Ｐチャネルトランジスタ３，
４、及びＮチャネルトランジスタ５，６より成るインバ
ータのループ接続によるフリップフロップに対しアドレ
ス線ＡＤＲによりＯＮ−ＯＦＦを制御させるＮチャネル
トランジスタ（トランスファゲート）１，２を介してデ
ータの入力線であるＢＩＴ、及び
モリのセルを図１に示す。Ｐチャネルトランジスタ３，
４、及びＮチャネルトランジスタ５，６より成るインバ
ータのループ接続によるフリップフロップに対しアドレ
ス線ＡＤＲによりＯＮ−ＯＦＦを制御させるＮチャネル
トランジスタ（トランスファゲート）１，２を介してデ
ータの入力線であるＢＩＴ、及び
【０００３】
【数１】
【０００４】に接続されている。メモリセルのリード状
態ではフリップフロップからデータ線へ、又ライト状態
の時はデータ線からフリップフロップへ信号がトランス
ファゲートがＯＮした時伝達する。このＣＭＯＳメモリ
セルの特徴としてはフリップフロップを構成するインバ
ータは安定状態では、ＣＭＯＳであることによりパワー
は微少しか必要とせず、従ってメモリに格納されている
データの保持には殆ど電力が消費されないことと、又動
作状態においても、Ｎ−ＭＯＳに比しパワーの消費が少
ないことであり、低電力動作ということでかなり多方面
に活用されている。
態ではフリップフロップからデータ線へ、又ライト状態
の時はデータ線からフリップフロップへ信号がトランス
ファゲートがＯＮした時伝達する。このＣＭＯＳメモリ
セルの特徴としてはフリップフロップを構成するインバ
ータは安定状態では、ＣＭＯＳであることによりパワー
は微少しか必要とせず、従ってメモリに格納されている
データの保持には殆ど電力が消費されないことと、又動
作状態においても、Ｎ−ＭＯＳに比しパワーの消費が少
ないことであり、低電力動作ということでかなり多方面
に活用されている。
【０００５】
【発明が解決しようとする課題】一方このＣＭＯＳメモ
リの欠点としてはそのセルサイズが大きく、従ってＮ−
ＭＯＳのＲＡＭに比し同じチップサイズに格納されるメ
モリの容量が小さく、大容量化がむずかしいことにあ
る。この根本原因はＣＭＯＳであるために平面的にＰチ
ャネルトランジスタを作成するスペース、及びＮチャネ
ルを絶縁しかつ基板となるＰ- ウェルを作成、分離する
スペースが必要となることにある。
リの欠点としてはそのセルサイズが大きく、従ってＮ−
ＭＯＳのＲＡＭに比し同じチップサイズに格納されるメ
モリの容量が小さく、大容量化がむずかしいことにあ
る。この根本原因はＣＭＯＳであるために平面的にＰチ
ャネルトランジスタを作成するスペース、及びＮチャネ
ルを絶縁しかつ基板となるＰ- ウェルを作成、分離する
スペースが必要となることにある。
【０００６】本発明は上記の欠点を除去するものであ
り、Ｐチャネルトランジスタを、それと同等の働きをす
る多結晶シリコン膜を用いた薄膜トランジスタで置き換
えることによりメモリセルのサイズを大幅に低減化する
ことを目的とする。
り、Ｐチャネルトランジスタを、それと同等の働きをす
る多結晶シリコン膜を用いた薄膜トランジスタで置き換
えることによりメモリセルのサイズを大幅に低減化する
ことを目的とする。
【０００７】
【課題を解決するための手段】本発明は、ＣＭＯＳイン
バータを相互接続しフリップフロップを構成するＣＭＯ
Ｓメモリセルにおいて、基板上方に一方の導電型の薄膜
トランジスタを、基板表面に他方の導電型のトランジス
タを作成し、前記の各々のトランジスタのドレイン同士
を接続したＣＭＯＳインバータより構成されることを特
徴とする。
バータを相互接続しフリップフロップを構成するＣＭＯ
Ｓメモリセルにおいて、基板上方に一方の導電型の薄膜
トランジスタを、基板表面に他方の導電型のトランジス
タを作成し、前記の各々のトランジスタのドレイン同士
を接続したＣＭＯＳインバータより構成されることを特
徴とする。
【０００８】
【実施例】図２（ａ）は本発明によるメモリセルの平面
パターン図例、（ｂ）にはＡＢの断面図を示す。選択酸
化マスクの境界１８内にソース・ドレイン領域となる部
分が存在する。選択酸化によるフィールド膜形成後にゲ
ート酸化膜を成長させてから第１層目の多結晶シリコン
と基板３０の接続をするためのコンタクトホール１０，
１１の開孔をした後に第１層目の多結晶シリコン１９，
２０，２１，２７（斜線部のパターン）をデポジション
した後に全面にＰイオンを打ち込んでソース・ドレイン
３１，３２，３３を形成する。この後第２フィールド膜
３６をデポジション、ゲートとなる多結晶シリコン１
９，２０上の第２フィールド膜を除去し、前記多結晶シ
リコン１９，２０上を熱酸化して薄膜トランジスタのゲ
ート絶縁膜を形成する。その後第１層と第２層目の多結
晶シリコンを接続するコンタクトホール１２，１３，１
４を開孔し薄膜トランジスタのチャネル、及びソース・
ドレインを形成する第２層目の多結晶シリコン層２２，
２３（点部のパターン）をデポジションし選択的にＰ+
拡散をする。更に第３フィールド膜３５をデポジション
した後にコンタクトホール１５，１６を開孔後Ａｌ−Ｓ
ｉ層２４，２５，２６を形成する。この結果Ｎ+ 拡散層
３１を（−）電源ＶSSに接続されたソース、３２をドレ
イン、多結晶シリコン２０をゲートとするＮチャネルト
ランジスタと、多結晶シリコン層２２において（＋）電
源ＶDDに接続されたソース５５、チャネル５４、ドレイ
ン５６、多結晶シリコン２０をゲートとするＰチャネル
トランジスタが形成され、各々のドレインがダイオード
を介して接続されるＣＭＯＳのインバータが構成でき
る。
パターン図例、（ｂ）にはＡＢの断面図を示す。選択酸
化マスクの境界１８内にソース・ドレイン領域となる部
分が存在する。選択酸化によるフィールド膜形成後にゲ
ート酸化膜を成長させてから第１層目の多結晶シリコン
と基板３０の接続をするためのコンタクトホール１０，
１１の開孔をした後に第１層目の多結晶シリコン１９，
２０，２１，２７（斜線部のパターン）をデポジション
した後に全面にＰイオンを打ち込んでソース・ドレイン
３１，３２，３３を形成する。この後第２フィールド膜
３６をデポジション、ゲートとなる多結晶シリコン１
９，２０上の第２フィールド膜を除去し、前記多結晶シ
リコン１９，２０上を熱酸化して薄膜トランジスタのゲ
ート絶縁膜を形成する。その後第１層と第２層目の多結
晶シリコンを接続するコンタクトホール１２，１３，１
４を開孔し薄膜トランジスタのチャネル、及びソース・
ドレインを形成する第２層目の多結晶シリコン層２２，
２３（点部のパターン）をデポジションし選択的にＰ+
拡散をする。更に第３フィールド膜３５をデポジション
した後にコンタクトホール１５，１６を開孔後Ａｌ−Ｓ
ｉ層２４，２５，２６を形成する。この結果Ｎ+ 拡散層
３１を（−）電源ＶSSに接続されたソース、３２をドレ
イン、多結晶シリコン２０をゲートとするＮチャネルト
ランジスタと、多結晶シリコン層２２において（＋）電
源ＶDDに接続されたソース５５、チャネル５４、ドレイ
ン５６、多結晶シリコン２０をゲートとするＰチャネル
トランジスタが形成され、各々のドレインがダイオード
を介して接続されるＣＭＯＳのインバータが構成でき
る。
【０００９】図５に図２に示したセルパターンの回路図
を示す。Ｎチャネルトランジスタ４０〜４３はバルクシ
リコン単結晶中に又、Ｐチャネルトランジスタ４４，４
５は多結晶薄膜トランジスタとして形成され、ダイオー
ド４６，４７はＰチャネルとＮチャネルトランジスタの
多結晶シリコンにより接続点に発生するダイオードであ
り、このダイオードはメモリの動作上は障害とならな
い。
を示す。Ｎチャネルトランジスタ４０〜４３はバルクシ
リコン単結晶中に又、Ｐチャネルトランジスタ４４，４
５は多結晶薄膜トランジスタとして形成され、ダイオー
ド４６，４７はＰチャネルとＮチャネルトランジスタの
多結晶シリコンにより接続点に発生するダイオードであ
り、このダイオードはメモリの動作上は障害とならな
い。
【００１０】一般に多結晶シリコン層は単結晶シリコン
に比し、移動度が極端に低く、トランジスタ特性に劣悪
で、特にＯＦＦリークが多いことが知られている。しか
し発明者らはこの特性の改善に努力した結果次のことが
わかった。図３に示すように多結晶シリコンのデポジシ
ョン温度を７００℃以下にすると移動度が改善され、特
に５００℃近辺では１０に近い特性が得られた。又ＯＦ
Ｆリークの改善には多結晶シリコンを熱酸化して作るゲ
ート膜の製造方法に依存し、高温でドライ酸化の方式が
最も良かった。又多結晶シリコンの層のデポジション温
度が高くても、レーザによるアニーリングを実施すると
移動度、ＯＦＦリークの改善が可能である。
に比し、移動度が極端に低く、トランジスタ特性に劣悪
で、特にＯＦＦリークが多いことが知られている。しか
し発明者らはこの特性の改善に努力した結果次のことが
わかった。図３に示すように多結晶シリコンのデポジシ
ョン温度を７００℃以下にすると移動度が改善され、特
に５００℃近辺では１０に近い特性が得られた。又ＯＦ
Ｆリークの改善には多結晶シリコンを熱酸化して作るゲ
ート膜の製造方法に依存し、高温でドライ酸化の方式が
最も良かった。又多結晶シリコンの層のデポジション温
度が高くても、レーザによるアニーリングを実施すると
移動度、ＯＦＦリークの改善が可能である。
【００１１】図４は５００℃で多結晶シリコンをデポジ
ションし、更にチャネル部にイオン打ち込みによりＰイ
オンをライトドープし、ゲート酸化膜を１１００℃で形
成して得られたメモリセルに用いるものと同じサイズの
トランジスタの特性を示す。特性はメモリに応用するに
ついて十分である。
ションし、更にチャネル部にイオン打ち込みによりＰイ
オンをライトドープし、ゲート酸化膜を１１００℃で形
成して得られたメモリセルに用いるものと同じサイズの
トランジスタの特性を示す。特性はメモリに応用するに
ついて十分である。
【００１２】
【発明の効果】本発明はＣＭＯＳＲＡＭに用いるメモリ
セルを構成するＰチャネルとＮチャネルのトランジスタ
を積層配置するものであり、同じデザインルールで構成
した従来のセルの約二分の一のサイズとなり５μｍルー
ルでは従来４Ｋｂｉｔが限度であったが、本発明の実施
により１６Ｋｂｉｔにも手が届くようになった。
セルを構成するＰチャネルとＮチャネルのトランジスタ
を積層配置するものであり、同じデザインルールで構成
した従来のセルの約二分の一のサイズとなり５μｍルー
ルでは従来４Ｋｂｉｔが限度であったが、本発明の実施
により１６Ｋｂｉｔにも手が届くようになった。
【図１】 ＣＭＯＳＲＡＭのセル図。
【図２】 （ａ）は本発明によるＣＭＯＳＲＡＭの平面
図（ｂ）は断面図。
図（ｂ）は断面図。
【図３】 多結晶シリコンの移動度とデポジションの温
度の関係を示す図。
度の関係を示す図。
【図４】 本発明により得られた多結晶シリコントラン
ジスタの特性を示す図。
ジスタの特性を示す図。
【図５】 図２の回路図である。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年３月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 半導体装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタを用い
た半導体装置に関するものである。
た半導体装置に関するものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】
【発明が解決しようとする課題】−方このＣＭＯＳメモ
リの欠点としては基板にＣＭＯＳトランジスタを形成し
ているのでそのセルサイズが大きく、チップに格納され
るメモリの容量が小さく、大容量化がむずかしいことに
ある。そこで近年、多結晶シリコン膜を用いた薄膜トラ
ンジスタを用いて回路を構成し、基板上方にこの薄膜ト
ランジスタを形成することにより基板側に形成される回
路とオーバーラップさせて高集積化しようとする試みが
なされている。しかしながら上層の薄膜トランジスタと
基板側の回路とを接続するに際して、基板側の回路の接
続点となる拡散層との導電型が異なっていた場合に問題
が生ずる。すなわち、両者を直接接続した場合は、多結
晶シリコンと単結晶シリコンのＰＮ接合が形成され、そ
の部分での電圧降下が多きく回路動作に支障をきたす可
能性があった。
リの欠点としては基板にＣＭＯＳトランジスタを形成し
ているのでそのセルサイズが大きく、チップに格納され
るメモリの容量が小さく、大容量化がむずかしいことに
ある。そこで近年、多結晶シリコン膜を用いた薄膜トラ
ンジスタを用いて回路を構成し、基板上方にこの薄膜ト
ランジスタを形成することにより基板側に形成される回
路とオーバーラップさせて高集積化しようとする試みが
なされている。しかしながら上層の薄膜トランジスタと
基板側の回路とを接続するに際して、基板側の回路の接
続点となる拡散層との導電型が異なっていた場合に問題
が生ずる。すなわち、両者を直接接続した場合は、多結
晶シリコンと単結晶シリコンのＰＮ接合が形成され、そ
の部分での電圧降下が多きく回路動作に支障をきたす可
能性があった。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】本発明はかかる問題を解決するために、多
結晶シリコンを用いた薄膜トランジスタのドレインと、
このドレインと導電型の異なる基板側の拡散層との接続
経路に於ける電圧降下を少なくすることを目的とする。
結晶シリコンを用いた薄膜トランジスタのドレインと、
このドレインと導電型の異なる基板側の拡散層との接続
経路に於ける電圧降下を少なくすることを目的とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】
【課題を解決するための手段】本発明は、第１導電型の
単結晶シリコン層からなる第１領域と、多結晶シリコン
層に形成された第２導電型の２つの第２領域にソース及
びドレインを有する薄膜トランジスタとを備え、ソース
を有する一方の前記第２領域に供給電位を印加すると共
に、ドレインを有する他方の前記第２領域と前記第１領
域との電気的接続経路間に当該他方の第２領域とコンタ
クトホールを介して部分的に重ねて配置され且つ電気的
に接続される第１導電型の多結晶シリコン層を介在して
なることを特徴とする。
単結晶シリコン層からなる第１領域と、多結晶シリコン
層に形成された第２導電型の２つの第２領域にソース及
びドレインを有する薄膜トランジスタとを備え、ソース
を有する一方の前記第２領域に供給電位を印加すると共
に、ドレインを有する他方の前記第２領域と前記第１領
域との電気的接続経路間に当該他方の第２領域とコンタ
クトホールを介して部分的に重ねて配置され且つ電気的
に接続される第１導電型の多結晶シリコン層を介在して
なることを特徴とする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【実施例】図２（ａ）は本発明の半導体装置を用いて構
成されたメモリセルの平面パターン図例、（ｂ）にはそ
のＡＢの断面図を示す。選択酸化マスクの境界１８内に
ソース・ドレイン領域となる部分が存在する。選択酸化
によるフィールド膜形成後にゲート酸化膜を成長させて
から第１層目の多結晶シリコンと基板３０の接続をする
ためのコンタクトホール１０，１１の開孔をした後に第
１層目の多結晶シリコン１９，２０，２１，２７（斜線
部のパターン）をデポジションした後に全面にＰイオン
を打ち込んでソース・ドレイン３１，３２，３３を形成
する。この後第２フィールド膜３６をデポジション、ゲ
ートとなる多結晶シリコン１９，２０上の第２フィール
ド膜を除去し、前記多結晶シリコン１９，２０上を熱酸
化して薄膜トランジスタのゲート絶縁膜を形成する。そ
の後第１層と第２層目の多結晶シリコンを接続するコン
タクトホール１２，１３，１４を開孔し薄膜トランジス
タのチャネル、及びソース・ドレインを形成する第２層
目の多結晶シリコン層２２，２３（点部のパターン）を
デポジションし選択的にＰ＋拡散をする。更に第３フィ
ールド膜３５をデポジションした後にコンタクトホール
１５，１６を開孔後Ａ１−Ｓｉ層２４，２５，２６を形
成する。この結果単結晶シリコンのＮ＋拡散層３１を
（−）電源ＶＳＳに接続されたソース、同じく３２をド
レイン、多結晶シリコン２０をゲートとするＮチャネル
トランジスタと、多結晶シリコン層２２において（＋）
電源ＶＤＤに接続されたソース５５、チャネル５４、ド
レイン５６、多結晶シリコン２０をゲートとするＰチャ
ネルトランジスタが形成され、各々のドレインがダイオ
ードを介して接続されるＣＭＯＳのインバータが構成で
きる。
成されたメモリセルの平面パターン図例、（ｂ）にはそ
のＡＢの断面図を示す。選択酸化マスクの境界１８内に
ソース・ドレイン領域となる部分が存在する。選択酸化
によるフィールド膜形成後にゲート酸化膜を成長させて
から第１層目の多結晶シリコンと基板３０の接続をする
ためのコンタクトホール１０，１１の開孔をした後に第
１層目の多結晶シリコン１９，２０，２１，２７（斜線
部のパターン）をデポジションした後に全面にＰイオン
を打ち込んでソース・ドレイン３１，３２，３３を形成
する。この後第２フィールド膜３６をデポジション、ゲ
ートとなる多結晶シリコン１９，２０上の第２フィール
ド膜を除去し、前記多結晶シリコン１９，２０上を熱酸
化して薄膜トランジスタのゲート絶縁膜を形成する。そ
の後第１層と第２層目の多結晶シリコンを接続するコン
タクトホール１２，１３，１４を開孔し薄膜トランジス
タのチャネル、及びソース・ドレインを形成する第２層
目の多結晶シリコン層２２，２３（点部のパターン）を
デポジションし選択的にＰ＋拡散をする。更に第３フィ
ールド膜３５をデポジションした後にコンタクトホール
１５，１６を開孔後Ａ１−Ｓｉ層２４，２５，２６を形
成する。この結果単結晶シリコンのＮ＋拡散層３１を
（−）電源ＶＳＳに接続されたソース、同じく３２をド
レイン、多結晶シリコン２０をゲートとするＮチャネル
トランジスタと、多結晶シリコン層２２において（＋）
電源ＶＤＤに接続されたソース５５、チャネル５４、ド
レイン５６、多結晶シリコン２０をゲートとするＰチャ
ネルトランジスタが形成され、各々のドレインがダイオ
ードを介して接続されるＣＭＯＳのインバータが構成で
きる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】図５に図２に示したセルパターンの回路図
を示す。Ｎチャネルトランジスタ４０〜４３はバルクシ
リコン単結晶中に又、Ｐチャネルトランジスタ４４，４
５は多結晶シリコンの薄膜トランジスタとして形成さ
れ、ダイオード４６，４７はＰチャネルの多結晶シリコ
ンとＮ型多結晶シリコン２７の接続点に発生するダイオ
ードである。多結晶シリコン同士のＰＮ接合はリーク電
流が大きく、また多結晶シリコン同士がコンタクトホー
ルを介して重ねて接続されているので簡単なプロセスで
接合面積を広くできるので、薄膜トランジスタと拡散層
間に電流を充分に流すことが可能であるから、回路動作
上は障害とならない。
を示す。Ｎチャネルトランジスタ４０〜４３はバルクシ
リコン単結晶中に又、Ｐチャネルトランジスタ４４，４
５は多結晶シリコンの薄膜トランジスタとして形成さ
れ、ダイオード４６，４７はＰチャネルの多結晶シリコ
ンとＮ型多結晶シリコン２７の接続点に発生するダイオ
ードである。多結晶シリコン同士のＰＮ接合はリーク電
流が大きく、また多結晶シリコン同士がコンタクトホー
ルを介して重ねて接続されているので簡単なプロセスで
接合面積を広くできるので、薄膜トランジスタと拡散層
間に電流を充分に流すことが可能であるから、回路動作
上は障害とならない。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】
【発明の効果】以上のような構成とすることにより、第
１導電型の単結晶シリコン層からなる第１領域と、薄膜
トランジスタの第２導電型の多結晶シリコン層からなる
ドレインを有する第２領域との電気的接続経路間に、こ
の第２領域とコンタクトホールを介して重ねて配置され
電気的に接続される第１導電型の多結晶シリコン層を介
在させたので、多結晶同士のＰＮ接合が形成される。多
結晶同士のＰＮ接合は、単結晶シリコン同士のＰＮ接
合、あるいは多結晶シリコンと単結晶シリコンによるＰ
Ｎ接合に比して、リーク電流が大きいので、電圧降下を
小さくできる効果があり、しかも多結晶シリコン同士の
ＰＮ接合が重合して形成されているから接合面積が大き
く、電圧降下をより小さくできる効果がある。
１導電型の単結晶シリコン層からなる第１領域と、薄膜
トランジスタの第２導電型の多結晶シリコン層からなる
ドレインを有する第２領域との電気的接続経路間に、こ
の第２領域とコンタクトホールを介して重ねて配置され
電気的に接続される第１導電型の多結晶シリコン層を介
在させたので、多結晶同士のＰＮ接合が形成される。多
結晶同士のＰＮ接合は、単結晶シリコン同士のＰＮ接
合、あるいは多結晶シリコンと単結晶シリコンによるＰ
Ｎ接合に比して、リーク電流が大きいので、電圧降下を
小さくできる効果があり、しかも多結晶シリコン同士の
ＰＮ接合が重合して形成されているから接合面積が大き
く、電圧降下をより小さくできる効果がある。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】 ＣＭＯＳＲＡＭのセル図。
【図２】 （ａ）は本発明の半導体装置を用いたＣＭＯ
ＳＲＡＭの平面図（ｂ）は断面図。
ＳＲＡＭの平面図（ｂ）は断面図。
【図３】 多結晶シリコンの移動度とデポジションの温
度の関係を示す図。
度の関係を示す図。
【図４】 本発明により得られた多結晶シリコントラン
ジスタの特性を示す図。
ジスタの特性を示す図。
【図５】 図２の回路図である。
Claims (1)
- 【請求項１】 ＣＭＯＳインバータを相互接続しフリッ
プフロップを構成するＣＭＯＳメモリセルにおいて、基
板上方に一方の導電型の薄膜トランジスタを、基板表面
に他方の導電型のトランジスタを作成し、前記の各々の
トランジスタのドレイン同士を接続したＣＭＯＳインバ
ータより構成されることを特徴とするＣＭＯＳメモリセ
ル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4036617A JPH0732201B2 (ja) | 1992-02-24 | 1992-02-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4036617A JPH0732201B2 (ja) | 1992-02-24 | 1992-02-24 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1090316A Division JPH0214566A (ja) | 1989-04-10 | 1989-04-10 | フリップフロップ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0677435A true JPH0677435A (ja) | 1994-03-18 |
| JPH0732201B2 JPH0732201B2 (ja) | 1995-04-10 |
Family
ID=12474768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4036617A Expired - Lifetime JPH0732201B2 (ja) | 1992-02-24 | 1992-02-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732201B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087727A (en) * | 1995-12-01 | 2000-07-11 | Mitsubishi Denki Kabushiki Kaisha | Misfet semiconductor device having different vertical levels |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0435903A (ja) * | 1990-05-31 | 1992-02-06 | Daicel Chem Ind Ltd | アシル化木質材の製造方法 |
-
1992
- 1992-02-24 JP JP4036617A patent/JPH0732201B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0435903A (ja) * | 1990-05-31 | 1992-02-06 | Daicel Chem Ind Ltd | アシル化木質材の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087727A (en) * | 1995-12-01 | 2000-07-11 | Mitsubishi Denki Kabushiki Kaisha | Misfet semiconductor device having different vertical levels |
| US6281051B1 (en) | 1995-12-01 | 2001-08-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0732201B2 (ja) | 1995-04-10 |
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