JPH04211166A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH04211166A JPH04211166A JP3008518A JP851891A JPH04211166A JP H04211166 A JPH04211166 A JP H04211166A JP 3008518 A JP3008518 A JP 3008518A JP 851891 A JP851891 A JP 851891A JP H04211166 A JPH04211166 A JP H04211166A
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- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 18
- 239000010408 film Substances 0.000 description 9
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- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
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- 230000008021 deposition Effects 0.000 description 3
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Landscapes
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１１
【産業上の利用分野］本発明はＣＭＯ８（相補型ＭＯＳ
トランジスタ）を用いた半導体ＲＡＭ （ランダム・ア
クセス・メモリー）に関するものである。 ［０００２］ 【従来の技術】従来ＣＭＯ８ＲＡＭに用いられているメ
モリーのセルを図１に示す。Ｐチャネルトランジスタ３
．４、及びＮチャンネルトランジスタ５，６より成るイ
ンバータのループ接続によるフリップフロップに対しア
ドレス線ＡＤＲにより０Ｎ−ＯＦＦを制御されるＮチャ
ネルトランジスタ（トランスファゲート）を介してデー
タの入出力線であるＢＩＴ、及び ［０００３］
トランジスタ）を用いた半導体ＲＡＭ （ランダム・ア
クセス・メモリー）に関するものである。 ［０００２］ 【従来の技術】従来ＣＭＯ８ＲＡＭに用いられているメ
モリーのセルを図１に示す。Ｐチャネルトランジスタ３
．４、及びＮチャンネルトランジスタ５，６より成るイ
ンバータのループ接続によるフリップフロップに対しア
ドレス線ＡＤＲにより０Ｎ−ＯＦＦを制御されるＮチャ
ネルトランジスタ（トランスファゲート）を介してデー
タの入出力線であるＢＩＴ、及び ［０００３］
【数１】
ＢＩＴ
［０００４］に接続されている。メモリセルのリード状
態ではフリップフロップからデータ線へ、又ライト状態
の時はデータ線からフリップフロップへ信号がトランス
ファゲートがＯＮした時伝達する。このＣＭＯＳメモリ
セルの特徴としてはフリップフロップを構成するインバ
ータは安定状態では、ＣＭＯ８であることによりパワー
は微少しか必要とせず、従ってメモリに格納されている
データの保持には殆んど電力が消費されないことと、又
動作状態においても、Ｎ−ＭＯＳに比しパワーの消費が
少ないことであり、低電力動作ということでかなり多方
面に活用されている。 ［０００５］
態ではフリップフロップからデータ線へ、又ライト状態
の時はデータ線からフリップフロップへ信号がトランス
ファゲートがＯＮした時伝達する。このＣＭＯＳメモリ
セルの特徴としてはフリップフロップを構成するインバ
ータは安定状態では、ＣＭＯ８であることによりパワー
は微少しか必要とせず、従ってメモリに格納されている
データの保持には殆んど電力が消費されないことと、又
動作状態においても、Ｎ−ＭＯＳに比しパワーの消費が
少ないことであり、低電力動作ということでかなり多方
面に活用されている。 ［０００５］
【発明が解決しようとする課題】一方このＣＭＯＳメモ
リーの欠点としてはそのセルサイズが大きく、従ってＮ
−ＭＯＳのＲＡＭに比し同じチップサイズに格納される
メモリの容量が小さく、大容儀化がむずかしいことにあ
る。この根本原因はＣＭＯ８であるために平面的にＰチ
ャネルトランジスタを作成するスペース、及びＮチャネ
ルを絶縁しかつ基板となるＰ−ウェルを作成、分離する
スペースが必要となることにある。 ［０００６］本発明は上記の欠点を除去するものであり
、Ｐチャネルトランジスタを、それと同等の働きをする
多結晶シリコン膜を用いた薄膜トランジスタで置き換え
ると同時にこの薄膜トランジスタをインバータのペアと
なるＮチャネルトランジスタ上に配置することによりメ
モリーセルのサイズを大幅に低減化することを目的とす
る。 ［０００７］
リーの欠点としてはそのセルサイズが大きく、従ってＮ
−ＭＯＳのＲＡＭに比し同じチップサイズに格納される
メモリの容量が小さく、大容儀化がむずかしいことにあ
る。この根本原因はＣＭＯ８であるために平面的にＰチ
ャネルトランジスタを作成するスペース、及びＮチャネ
ルを絶縁しかつ基板となるＰ−ウェルを作成、分離する
スペースが必要となることにある。 ［０００６］本発明は上記の欠点を除去するものであり
、Ｐチャネルトランジスタを、それと同等の働きをする
多結晶シリコン膜を用いた薄膜トランジスタで置き換え
ると同時にこの薄膜トランジスタをインバータのペアと
なるＮチャネルトランジスタ上に配置することによりメ
モリーセルのサイズを大幅に低減化することを目的とす
る。 ［０００７］
【課題を解決するための手段】本発明は、ＣＭＯＳイン
バータを相互接続しフリップフロップを構成するＣＭＯ
Ｓメモリー・セルにおいて、共通となるゲート電極の上
側に一方の導電型の薄膜トランジスタを、前記ゲート電
極の下側のバルクシリコン上に他方の導電型のトランジ
スタを作成し、前記の各々のトランジスタのドレイン同
士を接続したＣＭＯＳインバータより構成されることを
特徴とする。 ［０００８］
バータを相互接続しフリップフロップを構成するＣＭＯ
Ｓメモリー・セルにおいて、共通となるゲート電極の上
側に一方の導電型の薄膜トランジスタを、前記ゲート電
極の下側のバルクシリコン上に他方の導電型のトランジ
スタを作成し、前記の各々のトランジスタのドレイン同
士を接続したＣＭＯＳインバータより構成されることを
特徴とする。 ［０００８］
【実施例】図２（ａ）は本発明によるメモリセルの平面
パターン図例、 （ｂ）にはＡＢの断面図を示す。選択
酸化マスクの境界１８内にソース・トレイン領域となる
部分が存在する。選択酸化によるフィールド膜形成後に
ゲート酸化膜を成長させてから第一層目の多結晶シリコ
ンと基板３０の接続をするためのコンタクトホール１０
゜１１の開孔をした後に第１層目の多結晶シリコン１９
゜２０、 ２１． ２７ （斜線部のパターン）をデポ
ジションした後に全面にＰイオンを打込んでソース・ト
レイン３１．３２．３３を形成する。この後第２フイー
ルド膜３６をデポジション、ゲートとなる多結晶シリコ
ン１９゜２０上の第２フイールド膜を除去し、前記多結
晶シリコン１９．２０上を熱酸化して薄膜トランジスタ
のゲート絶縁膜を形成する。その後第１層と第２層目の
多結晶シリコンを接続するコンタクトホール１２，１３
．１４を開孔し薄膜トランジスタのチャネル、及びソー
ス・トレインを形成する第２層目の多結晶シリコン層２
２．２３（点部のパターン）をデポジションし選択的に
Ｐ 拡散をする。更に第３フイールド膜３５をデポジシ
ョンした後にコンタクコホール１５．１６を開孔後Ａｌ
−８ｉ層２４．２５．２６を形成する。この結果Ｎ 拡
散層３１を（−）電源Ｖｓｓに接続されたソース、３２
をドレイン、多結晶シリコン２０をゲートとするＮチャ
ネルトランジスタと多結晶シリコン層２２において（＋
）電源ＶＤＤに接続されたソース５５．チャネル５４．
トレイン５６、多結晶シリコン２０をゲートとするＰチ
ャネルトランジスタが形成され、各々のドレインがダイ
オードを介して接続されるＣＭＯ３のインバータが構成
できる。 ［０００９１図５に図２に示したセルパターンの回路図
を示す。Ｎチャネルトランジスタ４０〜４３はバルクシ
リコン単結晶中に又、Ｐチャネルトランジスタ４４，４
５は多結晶薄膜トランジスタとして形成され、ダイオー
ド４６．４７はＰチャネルとＮチャネルトランジスタの
多結晶シリコンにより接続点に発生するダイオードであ
り、このダイオードはメモリーの動作上は障害とならな
い。
パターン図例、 （ｂ）にはＡＢの断面図を示す。選択
酸化マスクの境界１８内にソース・トレイン領域となる
部分が存在する。選択酸化によるフィールド膜形成後に
ゲート酸化膜を成長させてから第一層目の多結晶シリコ
ンと基板３０の接続をするためのコンタクトホール１０
゜１１の開孔をした後に第１層目の多結晶シリコン１９
゜２０、 ２１． ２７ （斜線部のパターン）をデポ
ジションした後に全面にＰイオンを打込んでソース・ト
レイン３１．３２．３３を形成する。この後第２フイー
ルド膜３６をデポジション、ゲートとなる多結晶シリコ
ン１９゜２０上の第２フイールド膜を除去し、前記多結
晶シリコン１９．２０上を熱酸化して薄膜トランジスタ
のゲート絶縁膜を形成する。その後第１層と第２層目の
多結晶シリコンを接続するコンタクトホール１２，１３
．１４を開孔し薄膜トランジスタのチャネル、及びソー
ス・トレインを形成する第２層目の多結晶シリコン層２
２．２３（点部のパターン）をデポジションし選択的に
Ｐ 拡散をする。更に第３フイールド膜３５をデポジシ
ョンした後にコンタクコホール１５．１６を開孔後Ａｌ
−８ｉ層２４．２５．２６を形成する。この結果Ｎ 拡
散層３１を（−）電源Ｖｓｓに接続されたソース、３２
をドレイン、多結晶シリコン２０をゲートとするＮチャ
ネルトランジスタと多結晶シリコン層２２において（＋
）電源ＶＤＤに接続されたソース５５．チャネル５４．
トレイン５６、多結晶シリコン２０をゲートとするＰチ
ャネルトランジスタが形成され、各々のドレインがダイ
オードを介して接続されるＣＭＯ３のインバータが構成
できる。 ［０００９１図５に図２に示したセルパターンの回路図
を示す。Ｎチャネルトランジスタ４０〜４３はバルクシ
リコン単結晶中に又、Ｐチャネルトランジスタ４４，４
５は多結晶薄膜トランジスタとして形成され、ダイオー
ド４６．４７はＰチャネルとＮチャネルトランジスタの
多結晶シリコンにより接続点に発生するダイオードであ
り、このダイオードはメモリーの動作上は障害とならな
い。
【００１０］本発明の特徴は図２（ｂ）に示した如くＣ
ＭＯＳインバータを構成するに際し、１つのゲート電極
を共通にして、ゲート電極の下側にＮチャネルのトラン
ジスタ、ゲート電極の上側にＰチャネルトランジスタを
配置し、そのドレイン同士を接続する方法を用いること
にあり、従来平面配置であったＰチャネルとＮチャネル
領域が立体配置されるので、セルサイズは飛躍的に縮小
し、同一チップサイズでのメモリー容量は急増する。 ［００１１１一般に多結晶シリコン層は単結晶シリコン
に比し、移動度が極端に低く、トランジスタ特性に劣悪
で、特にＯＦＦリークが多いことが知られている。しか
し発明者らはこの特性の改善に努力した結果衣のことが
わかった。図３に示すように多結晶シリコンのデポジシ
ョン温度を７００℃以下にすると移動度が改善され、特
に５００℃近辺では１０に近い特性が得られた。又ＯＦ
Ｆリークの改善には多結晶シリコンを熱酸化して作るゲ
ート膜の製造方法に依存し、高温でドライ酸化の方式が
最も良かった。又多結晶シリコンの層のデポジション温
度が高くても、レーザによるアニーリングを実施すると
移動度、ＯＦＦリークの改善が可能である。 ［００１２］図４は５００℃で多結晶シリコンをデポジ
ションし、更にチャネル部にイオン打込みによりＰイオ
ンをライトドープし、ゲート酸化膜を１１００℃で形成
して得られたメモリ・セルに用いるものと同じサイズの
トランジスタの特性を示す。特性はメモリに応用するに
ついて十分である。 ［００１３］ 【発明の効果】本発明はＣＭＯ８ＲＡＭに用いるメモリ
セルを構成するインバータのＰチャキルトＮチャネルの
トランジスタを共通のゲート電極の上下に配置するもの
であり、同じデザインルールで構成した従来のセルの約
二分の−のサイズとなり５μｍルールでは従来４Ｋｂ
ｉｔが限度であったが、本発明の実施により１６Ｋｂ
ｉ ｔにも手が届くようになった。
ＭＯＳインバータを構成するに際し、１つのゲート電極
を共通にして、ゲート電極の下側にＮチャネルのトラン
ジスタ、ゲート電極の上側にＰチャネルトランジスタを
配置し、そのドレイン同士を接続する方法を用いること
にあり、従来平面配置であったＰチャネルとＮチャネル
領域が立体配置されるので、セルサイズは飛躍的に縮小
し、同一チップサイズでのメモリー容量は急増する。 ［００１１１一般に多結晶シリコン層は単結晶シリコン
に比し、移動度が極端に低く、トランジスタ特性に劣悪
で、特にＯＦＦリークが多いことが知られている。しか
し発明者らはこの特性の改善に努力した結果衣のことが
わかった。図３に示すように多結晶シリコンのデポジシ
ョン温度を７００℃以下にすると移動度が改善され、特
に５００℃近辺では１０に近い特性が得られた。又ＯＦ
Ｆリークの改善には多結晶シリコンを熱酸化して作るゲ
ート膜の製造方法に依存し、高温でドライ酸化の方式が
最も良かった。又多結晶シリコンの層のデポジション温
度が高くても、レーザによるアニーリングを実施すると
移動度、ＯＦＦリークの改善が可能である。 ［００１２］図４は５００℃で多結晶シリコンをデポジ
ションし、更にチャネル部にイオン打込みによりＰイオ
ンをライトドープし、ゲート酸化膜を１１００℃で形成
して得られたメモリ・セルに用いるものと同じサイズの
トランジスタの特性を示す。特性はメモリに応用するに
ついて十分である。 ［００１３］ 【発明の効果】本発明はＣＭＯ８ＲＡＭに用いるメモリ
セルを構成するインバータのＰチャキルトＮチャネルの
トランジスタを共通のゲート電極の上下に配置するもの
であり、同じデザインルールで構成した従来のセルの約
二分の−のサイズとなり５μｍルールでは従来４Ｋｂ
ｉｔが限度であったが、本発明の実施により１６Ｋｂ
ｉ ｔにも手が届くようになった。
【図１］ ＣＭＯ３ＲＡＭのセル図。
【図２１ （ａ）は本発明によりＭＯ８ＲＡＭの平面
図（ｂ）は断面図。 【図３】多結晶シリコンの移動度とデポジションの温度
の関係を示す図。
図（ｂ）は断面図。 【図３】多結晶シリコンの移動度とデポジションの温度
の関係を示す図。
【図４】本発明により得られた多結晶シリコントランジ
スタの特性を示す図。
スタの特性を示す図。
【図５】図２の回路図である。
【図１】
【図２】
【図３】
【図４】
【図５】
【提出日】平成３年２月２７日
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【発明の名称】 半導体装置
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
特許請求の範囲
【請求項１］ ＦＥＴのチャネル部領域は、イオンが
ライトドープされていることを特徴とする半導体装置。 【請求項２】 前記チャネル部は多結晶シリコンによっ
て構成されていることを特徴とする請求項１記載の半導
体装置。
ライトドープされていることを特徴とする半導体装置。 【請求項２】 前記チャネル部は多結晶シリコンによっ
て構成されていることを特徴とする請求項１記載の半導
体装置。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名］ ００１３
【補正方法】変更
【発明の効果】本発明はＣＭＯ３ＲＡＭに用いるメモリ
セルを構成するインバータのＰチャネルとＮチャネルの
トランジスタを共通のゲート電極の上下に配置するもの
であり、同じデザインルールで構成した従来のセルの約
二分の−のサイズとなり５μｍルールでは従来４Ｋｂ
ｉｔが限度であったが、本発明の実施により１６Ｋｂ
ｉ ｔにも手が届くようになった。また、チャネル部に
イオンをドープすることにより、スレッショルド電圧を
コントロールしＶｔｈ勾０とすることができる。
セルを構成するインバータのＰチャネルとＮチャネルの
トランジスタを共通のゲート電極の上下に配置するもの
であり、同じデザインルールで構成した従来のセルの約
二分の−のサイズとなり５μｍルールでは従来４Ｋｂ
ｉｔが限度であったが、本発明の実施により１６Ｋｂ
ｉ ｔにも手が届くようになった。また、チャネル部に
イオンをドープすることにより、スレッショルド電圧を
コントロールしＶｔｈ勾０とすることができる。
Claims (1)
- 【特許請求の範囲】 【請求項１］ ＣＭＯＳインバータを相互接続しフリ
ップフロップを構成するＣＭＯＳメモリー・セルにおい
て、共通となるゲート電極の上側に一方の導電型の薄膜
トランジスタを、前記ゲート電極の下側のバルクシリコ
ン上に他方の導電型のトランジスタを作成し、前記の各
々のトランジスタのドレイン同士を接続したＣＭＯＳイ
ンバータより構成されることを特徴とするＣＭＯＳメモ
リ・セル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008518A JPH04211166A (ja) | 1991-01-28 | 1991-01-28 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008518A JPH04211166A (ja) | 1991-01-28 | 1991-01-28 | 薄膜トランジスタ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55135634A Division JPS5760868A (en) | 1980-09-29 | 1980-09-29 | Cmos memory cell |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04211166A true JPH04211166A (ja) | 1992-08-03 |
Family
ID=11695369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3008518A Pending JPH04211166A (ja) | 1991-01-28 | 1991-01-28 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04211166A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55110069A (en) * | 1979-02-16 | 1980-08-25 | Hitachi Ltd | Semiconductor memory device |
-
1991
- 1991-01-28 JP JP3008518A patent/JPH04211166A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55110069A (en) * | 1979-02-16 | 1980-08-25 | Hitachi Ltd | Semiconductor memory device |
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