JPH0677465A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置に係わり、
特に金属シリサイド膜を有するショットキーバリアダイ
オードに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device,
In particular, it relates to a Schottky barrier diode having a metal silicide film.
【０００２】[0002]
【従来の技術】ショットキーバリアダイオードは、ＰＮ
接合ダイオードと導電機構が異なり、多数キャリアのみ
しか関与しないため、ＰＮ接合ダイオードより応答速度
が速く、高速、半導体装置には不可欠となっている。2. Description of the Related Art Schottky barrier diodes are PN
Since the conduction mechanism is different from that of the junction diode and only the majority carriers are involved, the response speed is faster than that of the PN junction diode, and it is indispensable for a semiconductor device.
【０００３】図５に従来技術のショットキーバリアダイ
オードを示す。この従来技術では、（簡略化のためショ
ットキーバリアダイオードのアノード側だけを図示す
る）Ｎ型エピタキシャル層１０１上に選択酸化による酸
化シリコン膜１０２を形成し、ＢＰＳＧ膜１０３および
酸化シリコン膜１０２に囲まれたＮ型エピタキシャル層
１０１内に酸化シリコン膜１０２に接するように形成さ
れた（平面図で見るとリング状の）Ｐ型拡散層１０４を
有し、さらにＰ型拡散層１０４を一部含む、Ｎ型エピタ
キャル層に対して開口部が設けられ、該開口部に白金シ
リサイド１０５，バリアメタル１０６，タングステン１
０７，アルミニウム１０８が形成された構造となってい
た。FIG. 5 shows a prior art Schottky barrier diode. In this conventional technique, a silicon oxide film 102 is formed by selective oxidation on an N-type epitaxial layer 101 (only the anode side of a Schottky barrier diode is shown for simplification), and is surrounded by a BPSG film 103 and a silicon oxide film 102. In the formed N-type epitaxial layer 101, there is a P-type diffusion layer 104 (a ring shape in plan view) formed so as to be in contact with the silicon oxide film 102, and the P-type diffusion layer 104 is partially included. An opening is provided in the N-type epitaxy layer, and the platinum silicide 105, the barrier metal 106, and the tungsten 1 are provided in the opening.
07 and aluminum 108 were formed.
【０００４】またＰ型拡散層１０４はガードリングと呼
ばれ、開口部端での電流リークを防止するために設けら
れたもので、高性能のショットキーバリアダイオードに
は不可欠となっている。The P-type diffusion layer 104 is called a guard ring and is provided to prevent current leakage at the edge of the opening and is essential for a high performance Schottky barrier diode.
【０００５】[0005]
【発明が解決しようとする課題】この従来のショットキ
ーバリアダイオードは、選択酸化で酸化されなかった領
域（通常素子領域と呼ぶ）内に、Ｐ型拡散層（ガードリ
ング）とショットキーバリアダイオード（白金シリサイ
ドとＮ型エピタキャル層が接する領域）とを形成するた
め、素子領域の面積が大きくなり、集積度向上が難かし
いという問題を有していた。In this conventional Schottky barrier diode, a P-type diffusion layer (guard ring) and a Schottky barrier diode (generally called an element region) are formed in a region that is not oxidized by selective oxidation (generally called an element region). Since the platinum silicide and the region where the N-type epitaxal layer are in contact with each other are formed, the area of the element region becomes large, and it is difficult to improve the degree of integration.
【０００６】[0006]
【課題を解決するための手段】本発明の特徴は、第１導
電型半導体層と、前記第１導電型半導体層上に形成され
た該半導体層の表面から一部内部に埋設せる酸化膜と、
前記酸化膜上に形成された絶縁膜と、前記酸化膜下に形
成された第２導電型半導体層とを有し、前記第２導電型
半導体層および前記第２導電型半導体層によって囲まれ
た前記第１導電型半導体層に対して前記酸化膜および前
絶縁膜に開口部が形成され、前記開口部に金属シリサイ
ド膜が形成されたショットキーバリアダイオードを有す
る半導体装置にある。また、前記第１導電型半導体層の
周囲とＰＮ接合または絶縁層により電気的に分離された
領域内に、前記ショットキーバリアダイオードが複数個
形成することができる。A feature of the present invention is that a first conductivity type semiconductor layer and an oxide film formed on the first conductivity type semiconductor layer and partially buried in the surface of the semiconductor layer. ,
It has an insulating film formed on the oxide film and a second conductivity type semiconductor layer formed under the oxide film, and is surrounded by the second conductivity type semiconductor layer and the second conductivity type semiconductor layer. A semiconductor device has a Schottky barrier diode in which an opening is formed in the oxide film and the front insulating film with respect to the first conductivity type semiconductor layer, and a metal silicide film is formed in the opening. Further, a plurality of the Schottky barrier diodes may be formed in a region electrically separated from the periphery of the first conductive type semiconductor layer by a PN junction or an insulating layer.
【０００７】[0007]
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の半導体チップの断面
図であり、図２，図３はその途中工程の断面図である。The present invention will be described below with reference to the drawings. FIG. 1 is a sectional view of a semiconductor chip according to a first embodiment of the present invention, and FIGS. 2 and 3 are sectional views of intermediate steps thereof.
【０００８】図１は、Ｐ型シリコン基板１上にＮ型埋込
層２、Ｎ型エピタキャル層３を有し、電気的分離のため
内側に酸化シリコン膜が形成された溝を有しその内部は
ポリシリコン４が埋設されている。選択酸化によりＮ型
エピタキシャル層３の表面から内部に一部埋設する酸化
シリコン膜５が形成されて素子領域が２つ形成され、１
方はショットキーバリアダイオードのカソードとなる領
域（右側）で、寄生抵抗を低減するため、Ｎ形高濃度領
域６を有し、この領域６に対して開口部が設けられてお
り、白金シリサイド９が形成されオーミック接続されて
いる。１方はショットキーバリアダイオードのアノード
となる領域（左側）で、酸化シリコン膜５の下にＰ型拡
散層８（ガードリング）を有し、ガードリング層８の一
部とガードリング層８に囲まれたＮ型エピタキャル層３
に対して開口部が設けられ、白金シリサイド９が形成さ
れショットキーバリア接続されている。２つの開口部に
は、バリアメタルとして窒化チタン膜１０と開口部内に
埋設されたタングステン２０とアルミニウム電極１１が
形成されているという構造を有している。FIG. 1 has an N-type buried layer 2 and an N-type epitaxy layer 3 on a P-type silicon substrate 1, and has a groove in which a silicon oxide film is formed for electrical isolation inside thereof. Is filled with polysilicon 4. By selective oxidation, a silicon oxide film 5 which is partially buried from the surface of the N-type epitaxial layer 3 is formed, and two element regions are formed.
The other side is a region (right side) which becomes a cathode of the Schottky barrier diode, and has an N-type high concentration region 6 in order to reduce parasitic resistance, and an opening is provided for this region 6, and the platinum silicide 9 Are formed and are ohmic-connected. One side is a region (left side) that becomes an anode of the Schottky barrier diode, and has a P-type diffusion layer 8 (guard ring) under the silicon oxide film 5, and a part of the guard ring layer 8 and the guard ring layer 8 are formed. Surrounded N-type epitaxy layer 3
Is provided with an opening, platinum silicide 9 is formed, and Schottky barrier connection is made. The two openings have a structure in which a titanium nitride film 10 as a barrier metal, a tungsten 20 buried in the openings and an aluminum electrode 11 are formed.
【０００９】本発明の製造工程は以下のようになる。The manufacturing process of the present invention is as follows.
【００１０】まず図２に示すように、Ｐ型シリコン基板
１上にＮ型埋込層２およびＮ型エピタキシャル層３を形
成した後、溝を形成し、溝内部に酸化シリコン膜５
（ａ）を形成しその内にポリシリコン４を埋設した後、
シリコン酸化膜５および窒化シリコン酸１２を形成す
る。次に第１のフォトレジスト１３を塗布した後フォト
リソグラフィー技術を用いて、窒化シリコン膜を選択的
に除去し第２のフォトレジスト１４を塗布し、フォトリ
ソグラフィー技術とイオン注入によりＰ型拡散層８を形
成する。イオン注入の条件は、Ｅ＝５０〜１５０Ｋｅ
Ｖ、ドーズ量φ＝２×１０13〜１×１０14ａｔｏｍｓ／
ｃｍ2 程度がある。First, as shown in FIG. 2, after an N-type buried layer 2 and an N-type epitaxial layer 3 are formed on a P-type silicon substrate 1, a groove is formed and a silicon oxide film 5 is formed inside the groove.
After forming (a) and burying the polysilicon 4 therein,
A silicon oxide film 5 and a silicon nitride oxide 12 are formed. Next, after applying the first photoresist 13, the silicon nitride film is selectively removed by using the photolithography technique and the second photoresist 14 is applied, and the P-type diffusion layer 8 is formed by the photolithography technique and ion implantation. To form. Conditions for ion implantation are E = 50 to 150 Ke.
V, dose amount φ = 2 × 10 13 to 1 × 10 14 atoms /
There is about cm 2 .
【００１１】次に図３に示すように、窒化シリコン膜１
２をマスクとして選択酸化を行ない膜厚４００〜６００
ｎｍ（ナノメータ）のシリコン酸化膜５を形成し、マス
クの窒化シリコン膜を除去した後、リンのイオン注入に
よりＮ型高濃度領域６を形成し、膜厚３００〜５００ｎ
ｍのＢＰＳＧ膜７を形成し、平坦化のため８５０〜９０
０℃で１０分〜３０分リフローを行ない、フォトレジス
ト１５を塗布して、ショットキーバリアダイオード（Ｓ
ＢＤ）のアノード部とカソード部の開口パターンを形成
する。Next, as shown in FIG. 3, a silicon nitride film 1 is formed.
2 is used as a mask to perform selective oxidation to obtain a film thickness of 400 to 600
After forming the silicon oxide film 5 of nm (nanometer) and removing the silicon nitride film of the mask, the N-type high concentration region 6 is formed by ion implantation of phosphorus, and the film thickness is 300 to 500 n.
m BPSG film 7 is formed, and 850-90 for planarization
Reflow is performed at 0 ° C. for 10 to 30 minutes, a photoresist 15 is applied, and a Schottky barrier diode (S
The opening pattern of the anode part and the cathode part of BD) is formed.
【００１２】次に異方性エッチングを行ない、開口部を
設けて、白金を被着した後、５００〜７００℃でシンタ
リングを行ない、未反応の白金を熱王水にて除去する
と、開口部のみに白金シリサイド９が形成される。次に
バリアメタルとして膜厚１００〜２００ｎｍの窒化チタ
ン１０を被着した後、タングステン２０を開口部に埋設
しアルミニウム１１を被着してアルミニウムと窒化チタ
ンを同時にエッチングして、電極を形成すると図１に示
した様なショットキーバリアダイオードが形成される。
図４は、本発明の第２の実施例を示す断面図である。素
子の縮小化に従って開口部にタングステンを埋設するこ
とは、アルミニウムのステップカバレッジの観点から必
須となっている。通常タングステンはＣＶＤ法によって
均一に開口部に被着し、エッチバック法によって開口部
以外のタングステンを除去し、埋設するという方法を取
る。よって開口部の巾の最低約１．５倍のタングステン
を被着する必要がある。そのためタングステン膜厚に限
界があるので大面積のショットキーバリアダイオードを
形成する場合、非常に長細い形状の開口部が必要とな
り、レイアウト等に問題が生ずる。Next, anisotropic etching is carried out to form an opening, platinum is deposited on the opening, sintering is carried out at 500 to 700 ° C., and unreacted platinum is removed by hot aqua regia. Only the platinum silicide 9 is formed. Next, after depositing titanium nitride 10 having a film thickness of 100 to 200 nm as a barrier metal, tungsten 20 is buried in the opening and aluminum 11 is deposited to simultaneously etch aluminum and titanium nitride to form an electrode. The Schottky barrier diode as shown in 1 is formed.
FIG. 4 is a sectional view showing the second embodiment of the present invention. It is indispensable to bury tungsten in the opening as the device is reduced in size from the viewpoint of aluminum step coverage. Usually, tungsten is uniformly deposited on the opening by the CVD method, and the tungsten except the opening is removed by the etch back method to bury the tungsten. Therefore, it is necessary to deposit tungsten at least about 1.5 times the width of the opening. Therefore, since the tungsten film thickness is limited, when forming a large-area Schottky barrier diode, a very long and narrow opening is required, which causes a problem in layout and the like.
【００１３】この第２の実施例は上記欠点を解決するも
のであり、電気的に分離されたＮ型エピタキャル層領域
に第１および第２の複数のアノードを形成したものであ
る。製造工程は、前述の第１の実施例と同一なので省略
する。また第１の実施例と同一もしくは数似の個所は同
じ符号で示してある。The second embodiment solves the above-mentioned drawbacks by forming a plurality of first and second anodes in electrically isolated N-type epitaxy layer regions. The manufacturing process is the same as that of the first embodiment described above, and will be omitted. The same or similar parts as in the first embodiment are designated by the same reference numerals.
【００１４】[0014]
【発明の効果】以上説明したように、本発明ではガード
リングを素子領域の外側に形成したので、素子領域の面
積を縮小することができる。従来の技術ではアライナー
の位置合せ精度が±０．４μｍだとするとガードリング
の幅は、最低０．８μｍ必要となる。安全を見てガード
リングの幅を１．０μｍとすると１．５μｍ×２０μｍ
の面積のショットキーバリアダイオードが必要な場合、
（１＋１．５＋１）μｍ×（１＋２０＋１）μｍの素子
領域が必要となる。しかしながら本発明では、１．５μ
ｍ×２０μｍの素子領域でよく、約６０％縮小される。As described above, according to the present invention, since the guard ring is formed outside the element region, the area of the element region can be reduced. In the conventional technique, if the alignment accuracy of the aligner is ± 0.4 μm, the width of the guard ring needs to be at least 0.8 μm. For safety, if the width of the guard ring is 1.0 μm, 1.5 μm x 20 μm
If you need a Schottky barrier diode of
A device area of (1 + 1.5 + 1) μm × (1 + 20 + 1) μm is required. However, in the present invention,
A device area of m × 20 μm is sufficient, and is reduced by about 60%.
【図１】本発明の第１の実施例を示す断面図である。FIG. 1 is a sectional view showing a first embodiment of the present invention.
【図２】本発明の第１の実施例の途中工程を示す断面図
である。FIG. 2 is a cross-sectional view showing an intermediate process of the first embodiment of the present invention.
【図３】本発明の第１の実施例の途中工程を示す断面図
である。FIG. 3 is a cross-sectional view showing an intermediate process of the first embodiment of the present invention.
【図４】本発明の第２の実施例を示す断面図である。FIG. 4 is a sectional view showing a second embodiment of the present invention.
【図５】従来技術を示す断面図である。FIG. 5 is a sectional view showing a conventional technique.
１ Ｐ型シリコン基板 ２ Ｎ型埋込層 ３，１０１ Ｎ型エピタキシャル層 ５，５（ａ），１０２ 酸化シリコン膜 ４ ポリシリコン ６ Ｎ型高濃度領域 ７，１０３ ＢＰＳＧ膜 ８，１０４ Ｐ型拡散層 ９，１０５ 白金シリサイド １０ 窒化チタン １０６ バリアメタル ２０，１０７ タングスタン １１，１０８ アルミニウム １２ 窒化シリコン膜 １３ 第１のフォトレジスト １４ 第２のフォトレジスト １５ フォトレジスト 1 P-type silicon substrate 2 N-type buried layer 3, 101 N-type epitaxial layer 5, 5 (a), 102 Silicon oxide film 4 Polysilicon 6 N-type high concentration region 7, 103 BPSG film 8, 104 P-type diffusion layer 9,105 Platinum silicide 10 Titanium nitride 106 Barrier metal 20,107 Tungstan 11,108 Aluminum 12 Silicon nitride film 13 First photoresist 14 Second photoresist 15 Photoresist
Claims (2)
半導体層上に形成された該半導体層の表面から一部内部
に埋設せる酸化膜と、前記酸化膜上に形成された絶縁膜
と、前記酸化膜下に形成された第２導電型半導体層とを
有し、前記第２導電型半導体層および前記第２導電型半
導体層によって囲まれた前記第１導電型半導体層に対し
て前記酸化膜および前絶縁膜に開口部が形成され、前記
開口部に金属シリアイド膜が形成されたショットキーバ
リアダイオードを有することを特徴とした半導体装置。1. A first-conductivity-type semiconductor layer, an oxide film formed on the first-conductivity-type semiconductor layer and partially embedded in the semiconductor layer from the surface thereof, and an insulating film formed on the oxide film. A film and a second conductivity type semiconductor layer formed under the oxide film, and with respect to the first conductivity type semiconductor layer surrounded by the second conductivity type semiconductor layer and the second conductivity type semiconductor layer. A semiconductor device having a Schottky barrier diode in which an opening is formed in the oxide film and the front insulating film, and a metal serial film is formed in the opening.
合または絶縁層により電気的に分離された領域内に、前
記ショットキーバリアダイオードが複数個形成されてい
ることを特徴とする請求項１に記載の半導体装置。2. The plurality of Schottky barrier diodes are formed in a region electrically isolated from the periphery of the first conductive type semiconductor layer by a PN junction or an insulating layer. 1. The semiconductor device according to 1.
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|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0677465A true JPH0677465A (en) | 1994-03-18 |
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Country Status (1)
| Country | Link |
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| JP (1) | JP2982510B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0838857A3 (en) * | 1996-10-22 | 2000-08-02 | International Business Machines Corporation | Electrostatic discharge protection device |
| JP2005243715A (en) * | 2004-02-24 | 2005-09-08 | Sanyo Electric Co Ltd | Semiconductor device and manufacturing method thereof |
-
1992
- 1992-08-28 JP JP22908892A patent/JP2982510B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0838857A3 (en) * | 1996-10-22 | 2000-08-02 | International Business Machines Corporation | Electrostatic discharge protection device |
| JP2005243715A (en) * | 2004-02-24 | 2005-09-08 | Sanyo Electric Co Ltd | Semiconductor device and manufacturing method thereof |
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| JP2982510B2 (en) | 1999-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990824 |