JPH0677492A - 不揮発性記憶回路を有する半導体装置およびその製造方法 - Google Patents
不揮発性記憶回路を有する半導体装置およびその製造方法Info
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- JPH0677492A JPH0677492A JP4195481A JP19548192A JPH0677492A JP H0677492 A JPH0677492 A JP H0677492A JP 4195481 A JP4195481 A JP 4195481A JP 19548192 A JP19548192 A JP 19548192A JP H0677492 A JPH0677492 A JP H0677492A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0411—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/684—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection
- H10D30/685—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection from the channel
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Abstract
(57)【要約】
【目的】 非選択素子での誤消去が防止されるととも
に、選択素子での消去時間が短縮され、消去時のばらつ
きが低減された不揮発性記憶回路を備えた半導体装置を
提供することを目的とする。 【構成】 フラッシュメモリのフローティングゲート
22において、ドレイン40側の基板２側のｎ+濃度が低い
ため、非選択素子の時にドレイン電圧が印加されても、
トンネル酸化膜14には小さな電界しか発生せず誤消去を
防止できる。また、フローティングゲート22のソース側
のｎ+濃度が高いため、選択素子の時にソース電圧が印
加されると、トンネル酸化膜14に大きな電界が発生し消
去スピードを早くなる。さらに、フローティングゲート
22における拡散イオン量が少ないため、オキサイドリッ
ジが抑制されており、消去むらが起こりにくい。
に、選択素子での消去時間が短縮され、消去時のばらつ
きが低減された不揮発性記憶回路を備えた半導体装置を
提供することを目的とする。 【構成】 フラッシュメモリのフローティングゲート
22において、ドレイン40側の基板２側のｎ+濃度が低い
ため、非選択素子の時にドレイン電圧が印加されても、
トンネル酸化膜14には小さな電界しか発生せず誤消去を
防止できる。また、フローティングゲート22のソース側
のｎ+濃度が高いため、選択素子の時にソース電圧が印
加されると、トンネル酸化膜14に大きな電界が発生し消
去スピードを早くなる。さらに、フローティングゲート
22における拡散イオン量が少ないため、オキサイドリッ
ジが抑制されており、消去むらが起こりにくい。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関するも
のであり、特に、不揮発性記憶回路を備えた半導体装置
およびその製造方法に関するものである。
のであり、特に、不揮発性記憶回路を備えた半導体装置
およびその製造方法に関するものである。
【０００２】
【従来の技術】不揮発性記憶回路を備えた半導体装置と
して、書き換え可能な不揮発性記憶回路であるフラッシ
ュ型Ｅ2ＰＲＯＭ（以下フラッシュメモリという）が知
られている。このフラッシュメモリはフローティングゲ
ートに保持されているデータを電気的に消去できるよう
にしたもので、フローティングゲートとｎ+ドレイン
（またはソース）の間に薄い酸化膜を設けた構造を有し
ている。
して、書き換え可能な不揮発性記憶回路であるフラッシ
ュ型Ｅ2ＰＲＯＭ（以下フラッシュメモリという）が知
られている。このフラッシュメモリはフローティングゲ
ートに保持されているデータを電気的に消去できるよう
にしたもので、フローティングゲートとｎ+ドレイン
（またはソース）の間に薄い酸化膜を設けた構造を有し
ている。
【０００３】従来、フラッシュメモリは下記のようにし
て製造されていた。まず、図４Ａに示すように、シリコ
ン基板２を酸化して上面にシリコン酸化膜４を形成す
る。ＬＯＣＯＳ（Local Oxidation of Silicon）法によ
り素子分離を行って、図４Ｂの素子分離領域10および素
子形成領域12を形成した後、チャネル濃度を調整するた
めにホウ素イオンをイオン注入する（チャネルイオン注
入）。
て製造されていた。まず、図４Ａに示すように、シリコ
ン基板２を酸化して上面にシリコン酸化膜４を形成す
る。ＬＯＣＯＳ（Local Oxidation of Silicon）法によ
り素子分離を行って、図４Ｂの素子分離領域10および素
子形成領域12を形成した後、チャネル濃度を調整するた
めにホウ素イオンをイオン注入する（チャネルイオン注
入）。
【０００４】次に、素子形成領域12の表面を熱処理して
トンネル酸化膜14を形成する。電極を形成するため、フ
ローティングゲートの材料であるポリシリコンを構造体
の全表面に堆積させ第一ポリシリコン層16とし、図４Ｃ
の構造を得る。第一ポリシリコン層16の層内全域にリン
を熱拡散により拡散させ、層内全域をｎ+層とする。
トンネル酸化膜14を形成する。電極を形成するため、フ
ローティングゲートの材料であるポリシリコンを構造体
の全表面に堆積させ第一ポリシリコン層16とし、図４Ｃ
の構造を得る。第一ポリシリコン層16の層内全域にリン
を熱拡散により拡散させ、層内全域をｎ+層とする。
【０００５】さらに、第一ポリシリコン層16の表面に層
間絶縁膜であるＯＮＯ膜18を形成し、ＯＮＯ膜18の上に
コントロールゲートの材料であるポリシリコンを構造体
の全表面に堆積させ第二ポリシリコン層20とし、図４Ｄ
の構造を得る。第二ポリシリコン層20にも層内全域にリ
ンを熱拡散させ、層内全域をｎ+層とする。
間絶縁膜であるＯＮＯ膜18を形成し、ＯＮＯ膜18の上に
コントロールゲートの材料であるポリシリコンを構造体
の全表面に堆積させ第二ポリシリコン層20とし、図４Ｄ
の構造を得る。第二ポリシリコン層20にも層内全域にリ
ンを熱拡散させ、層内全域をｎ+層とする。
【０００６】次に、第二ポリシリコン層20上にレジスト
を塗布しゲート電極の形状にパターニングする。レジス
トをマスクとしてエッチングを行い、図５Ｅに示すよう
な、第一ポリシリコン層からなるフローティングゲート
22、ＯＮＯ膜からなるゲート間絶縁膜24、第二ポリシリ
コン層からなるコントロールゲート26で構成されるゲー
ト電極28を得る。
を塗布しゲート電極の形状にパターニングする。レジス
トをマスクとしてエッチングを行い、図５Ｅに示すよう
な、第一ポリシリコン層からなるフローティングゲート
22、ＯＮＯ膜からなるゲート間絶縁膜24、第二ポリシリ
コン層からなるコントロールゲート26で構成されるゲー
ト電極28を得る。
【０００７】この状態から、素子形成領域12にソースお
よびドレインが形成される。図５Ｆに示すように、ドレ
インを形成する予定の素子形成領域およびゲート電極28
のドレイン側をレジスト30で覆い、レジスト30をマスク
として上方向（矢印32）からリンイオンをイオン注入
し、熱拡散させる。レジスト30を除去した後、上方向
（矢印34）から素子形成領域の全域に低濃度（イオン濃
度2×1015個／cm2）のヒ素イオンをイオン注入する。こ
れを拡散して、図５Ｇに示すｎ+ソース36、ｎ-ソース3
8、ｎ+ドレイン40を得る。
よびドレインが形成される。図５Ｆに示すように、ドレ
インを形成する予定の素子形成領域およびゲート電極28
のドレイン側をレジスト30で覆い、レジスト30をマスク
として上方向（矢印32）からリンイオンをイオン注入
し、熱拡散させる。レジスト30を除去した後、上方向
（矢印34）から素子形成領域の全域に低濃度（イオン濃
度2×1015個／cm2）のヒ素イオンをイオン注入する。こ
れを拡散して、図５Ｇに示すｎ+ソース36、ｎ-ソース3
8、ｎ+ドレイン40を得る。
【０００８】この後、層間膜を設け、Ａｌ配線を形成
し、パッシベーション膜で覆ってフラッシュメモリを得
る。
し、パッシベーション膜で覆ってフラッシュメモリを得
る。
【０００９】
【発明が解決しようとする課題】しかしながら、上記の
フラッシュメモリには次のような問題があった。
フラッシュメモリには次のような問題があった。
【００１０】第一ポリシリコン層ではリンが熱拡散によ
り全域に拡散されているため、第一ポリシリコン層のド
レイン側においてもｎ+濃度は充分に大きい。ところ
で、フラッシュメモリにデータの書き込みを行う場合、
当該メモリセルのみならず非選択状態にあるメモリセル
にも電圧が印加される恐れがある。非選択素子のドレイ
ンに電圧が印加された場合、ドレインのｎ+濃度が大き
いことから、第一ポリシリコン層とドレインの間の酸化
膜に大きい電界が発生する。このため、第一ポリシリコ
ン層内の電子が抜き去られ、メモリセルの情報が誤消去
されていた。
り全域に拡散されているため、第一ポリシリコン層のド
レイン側においてもｎ+濃度は充分に大きい。ところ
で、フラッシュメモリにデータの書き込みを行う場合、
当該メモリセルのみならず非選択状態にあるメモリセル
にも電圧が印加される恐れがある。非選択素子のドレイ
ンに電圧が印加された場合、ドレインのｎ+濃度が大き
いことから、第一ポリシリコン層とドレインの間の酸化
膜に大きい電界が発生する。このため、第一ポリシリコ
ン層内の電子が抜き去られ、メモリセルの情報が誤消去
されていた。
【００１１】一方、上記の問題を解決するために第一ポ
リシリコン層に拡散させるリンの量を下げてｎ+濃度を
低くすることが考えられる。しかしながら、これではメ
モリセルのデータを消去するのに要する時間が長くな
る。なぜなら、ｎ+濃度が低いと、データ消去を行うた
めにソースに電圧を印加しても、第一ポリシリコン層と
ソース間の酸化膜には小さな電界しか発生せず、第一ポ
リシリコン層から電子を引抜く力が弱くなるからであ
る。
リシリコン層に拡散させるリンの量を下げてｎ+濃度を
低くすることが考えられる。しかしながら、これではメ
モリセルのデータを消去するのに要する時間が長くな
る。なぜなら、ｎ+濃度が低いと、データ消去を行うた
めにソースに電圧を印加しても、第一ポリシリコン層と
ソース間の酸化膜には小さな電界しか発生せず、第一ポ
リシリコン層から電子を引抜く力が弱くなるからであ
る。
【００１２】さらに、次のような問題もある。
【００１３】第一ポリシリコン層に存在する大量のリン
が、第一ポリシリコン層と酸化膜の間にたまり、オキサ
イドリッジが発生していた。このため、フラッシュメモ
リのデータ消去時に電圧が印加されると、第一ポリシリ
コン層とドレインの間の酸化膜に発生する電界が不均一
になり、消去のばらつきが起きていた。
が、第一ポリシリコン層と酸化膜の間にたまり、オキサ
イドリッジが発生していた。このため、フラッシュメモ
リのデータ消去時に電圧が印加されると、第一ポリシリ
コン層とドレインの間の酸化膜に発生する電界が不均一
になり、消去のばらつきが起きていた。
【００１４】この発明は、上記のような問題を解決し
て、非選択素子での誤消去が防止されるとともに、選択
素子での消去時間が短縮され、消去時のばらつきが低減
された不揮発性記憶回路を備えた半導体装置を提供する
ことを目的とする。
て、非選択素子での誤消去が防止されるとともに、選択
素子での消去時間が短縮され、消去時のばらつきが低減
された不揮発性記憶回路を備えた半導体装置を提供する
ことを目的とする。
【００１５】
【課題を解決するための手段】請求項１の不揮発性記憶
回路を備えた半導体装置は、フローティングゲートのシ
リコン基板側であってドレイン側における第一導電型イ
オンの濃度を、フローティングゲートの他の部分より相
対的に低くすることを特徴とする。
回路を備えた半導体装置は、フローティングゲートのシ
リコン基板側であってドレイン側における第一導電型イ
オンの濃度を、フローティングゲートの他の部分より相
対的に低くすることを特徴とする。
【００１６】請求項２の不揮発性記憶回路を備えた半導
体装置は、フローティングゲートのソース側における第
一導電型イオンの濃度を、フローティングゲートのドレ
イン側より相対的に高くすることを特徴とする。
体装置は、フローティングゲートのソース側における第
一導電型イオンの濃度を、フローティングゲートのドレ
イン側より相対的に高くすることを特徴とする。
【００１７】請求項３の不揮発性記憶回路を備えた半導
体装置は、ドレインにおける第一導電型イオンの濃度を
比較的高くすることを特徴とする。
体装置は、ドレインにおける第一導電型イオンの濃度を
比較的高くすることを特徴とする。
【００１８】請求項４の不揮発性記憶回路を備えた半導
体装置は、ソースにおける第一導電型イオンの濃度を比
較的高くすることを特徴とする。
体装置は、ソースにおける第一導電型イオンの濃度を比
較的高くすることを特徴とする。
【００１９】請求項５の不揮発性記憶回路を備えた半導
体装置の製造方法は、フローティングゲートに第一導電
型イオンを注入するステップであって、第一導電型イオ
ンが前記フローティングゲートの上側のみに拡散される
ように注入する第一の注入ステップ、フローティングゲ
ートに第一導電型イオンを注入するステップであって、
第一導電型イオンが前記フローティングゲートのソース
側のみに拡散されるようにシリコン基板に垂直な方向に
対して所定の角度で注入する第二の注入ステップ、シリ
コン基板に第一導電型イオンを注入するステップであっ
て、第一導電型イオンが前記シリコン基板に比較的高濃
度に拡散されるようにイオン濃度を調整して注入する第
三の注入ステップ、を備えたことを特徴とする。
体装置の製造方法は、フローティングゲートに第一導電
型イオンを注入するステップであって、第一導電型イオ
ンが前記フローティングゲートの上側のみに拡散される
ように注入する第一の注入ステップ、フローティングゲ
ートに第一導電型イオンを注入するステップであって、
第一導電型イオンが前記フローティングゲートのソース
側のみに拡散されるようにシリコン基板に垂直な方向に
対して所定の角度で注入する第二の注入ステップ、シリ
コン基板に第一導電型イオンを注入するステップであっ
て、第一導電型イオンが前記シリコン基板に比較的高濃
度に拡散されるようにイオン濃度を調整して注入する第
三の注入ステップ、を備えたことを特徴とする。
【００２０】
【作用】請求項１の半導体装置では、フローティングゲ
ートのシリコン基板側であってドレイン側における第一
導電型イオンの濃度が低いため、非選択素子の時にドレ
インに電圧が印加されても、フローティングゲートとド
レインの間の酸化膜には小さな電界しか発生しない。し
たがって、フローティングゲートからの電子の抜き去り
が抑制され、不揮発性記憶回路の誤消去を防止できる。
ートのシリコン基板側であってドレイン側における第一
導電型イオンの濃度が低いため、非選択素子の時にドレ
インに電圧が印加されても、フローティングゲートとド
レインの間の酸化膜には小さな電界しか発生しない。し
たがって、フローティングゲートからの電子の抜き去り
が抑制され、不揮発性記憶回路の誤消去を防止できる。
【００２１】また、フローティングゲートのシリコン基
板側であってドレイン側における第一導電型イオンの濃
度が低いため、フローティングゲート全体における第一
導電型イオンの濃度も低くなっている。このため、オキ
サイドリッジの発生が抑制され、フローティングゲート
とソースの間の酸化膜に安定した電界が得られる。した
がって、不揮発性記憶回路の消去むらを防止できる。
板側であってドレイン側における第一導電型イオンの濃
度が低いため、フローティングゲート全体における第一
導電型イオンの濃度も低くなっている。このため、オキ
サイドリッジの発生が抑制され、フローティングゲート
とソースの間の酸化膜に安定した電界が得られる。した
がって、不揮発性記憶回路の消去むらを防止できる。
【００２２】請求項２の半導体装置では、フローティン
グゲートのソース側における第一導電型イオンの濃度が
高いため、選択素子の時にソースに電圧が印加される
と、フローティングゲートとソースの間の酸化膜に大き
な電界が発生する。したがって、フローティングゲート
からの電子の引抜きが促進され、不揮発性記憶回路の消
去スピードが向上する。
グゲートのソース側における第一導電型イオンの濃度が
高いため、選択素子の時にソースに電圧が印加される
と、フローティングゲートとソースの間の酸化膜に大き
な電界が発生する。したがって、フローティングゲート
からの電子の引抜きが促進され、不揮発性記憶回路の消
去スピードが向上する。
【００２３】また、消去スピードの向上により消去時間
が短縮されるため、ホールの発生数が減少し、酸化膜に
トラップされるホール数が減少する。したがって、酸化
膜の劣化が防止され、不揮発性記憶回路の使用可能回数
および書き換え可能回数が増加する。
が短縮されるため、ホールの発生数が減少し、酸化膜に
トラップされるホール数が減少する。したがって、酸化
膜の劣化が防止され、不揮発性記憶回路の使用可能回数
および書き換え可能回数が増加する。
【００２４】請求項３の半導体装置では、ドレインにお
ける第一導電型イオンの濃度が高いため、選択素子の時
にドレインに電圧が印加されると、ドレインと基板の間
に大きな電界が発生する。したがって、ホットエレクト
ロンが高速度に加速され、不揮発性記憶回路への書き込
みスピードが向上する。
ける第一導電型イオンの濃度が高いため、選択素子の時
にドレインに電圧が印加されると、ドレインと基板の間
に大きな電界が発生する。したがって、ホットエレクト
ロンが高速度に加速され、不揮発性記憶回路への書き込
みスピードが向上する。
【００２５】請求項４の半導体装置では、ソースにおけ
る第一導電型イオンの濃度が高いため、ソースの耐圧が
高まる。
る第一導電型イオンの濃度が高いため、ソースの耐圧が
高まる。
【００２６】請求項５の製造方法では、第一導電型イオ
ンは、第一の注入ステップにおいてフローティングゲー
トの上側のみに拡散され、第二の注入ステップにおいて
フローティングゲートのソース側のみに拡散される。こ
のため、フローティングゲートのシリコン基板側であっ
てドレイン側における第一導電型イオンの濃度が低くな
る。したがって、誤消去および消去むらのない不揮発性
記憶回路を得ることができる。
ンは、第一の注入ステップにおいてフローティングゲー
トの上側のみに拡散され、第二の注入ステップにおいて
フローティングゲートのソース側のみに拡散される。こ
のため、フローティングゲートのシリコン基板側であっ
てドレイン側における第一導電型イオンの濃度が低くな
る。したがって、誤消去および消去むらのない不揮発性
記憶回路を得ることができる。
【００２７】また、第二の注入ステップにおいてフロー
ティングゲートのソース側に拡散される第一導電型イオ
ンは高濃度である。したがって、消去スピードが早く、
使用可能回数および書き換え可能回数が多い不揮発性記
憶回路を得ることができる。さらに、第三の注入ステッ
プにおいてシリコン基板に拡散される第一導電型イオン
は高濃度である。このため、シリコン基板に第一導電型
イオンが高濃度に拡散されたドレインおよびソースが形
成される。したがって、書き込みスピードが早く、ソー
ス耐圧の高い不揮発性記憶回路を得ることができる。
ティングゲートのソース側に拡散される第一導電型イオ
ンは高濃度である。したがって、消去スピードが早く、
使用可能回数および書き換え可能回数が多い不揮発性記
憶回路を得ることができる。さらに、第三の注入ステッ
プにおいてシリコン基板に拡散される第一導電型イオン
は高濃度である。このため、シリコン基板に第一導電型
イオンが高濃度に拡散されたドレインおよびソースが形
成される。したがって、書き込みスピードが早く、ソー
ス耐圧の高い不揮発性記憶回路を得ることができる。
【００２８】
【実施例】この発明の一実施例による不揮発性記憶回路
を備えた半導体装置およびその製造方法について図面に
基づいて説明する。不揮発性記憶回路を備えた半導体装
置としてはフラッシュメモリを製造するものとする。
を備えた半導体装置およびその製造方法について図面に
基づいて説明する。不揮発性記憶回路を備えた半導体装
置としてはフラッシュメモリを製造するものとする。
【００２９】まず、図１Ａに示すように、シリコン基板
２を酸化して上面にシリコン酸化膜４を形成する。ＬＯ
ＣＯＳ法により素子分離を行って、図１Ｂの素子分離領
域10および素子形成領域12を形成した後、チャネル濃度
を調整するためにホウ素イオンをイオン注入する（イオ
ンエネルギー40KeV、イオン濃度7×1013個／cm2）。
２を酸化して上面にシリコン酸化膜４を形成する。ＬＯ
ＣＯＳ法により素子分離を行って、図１Ｂの素子分離領
域10および素子形成領域12を形成した後、チャネル濃度
を調整するためにホウ素イオンをイオン注入する（イオ
ンエネルギー40KeV、イオン濃度7×1013個／cm2）。
【００３０】次に、素子形成領域12の表面を熱処理し
て、厚さ100オングストロームのトンネル酸化膜14を形
成する。電極を形成するため、ＣＶＤ法によりフローテ
ィングゲートの材料であるポリシリコンを構造体の全表
面に堆積させ第一ポリシリコン層16とし、図１Ｃの構造
を得る。ここで、第一ポリシリコン層16の表面側だけに
上方（矢印17）からヒ素イオンをイオン注入する（イオ
ンエネルギー30KeV、イオン濃度1×1016個／cm2）。こ
れを拡散して、第一ポリシリコン層16の表面側だけにｎ
+層を形成する。基板側にはｎ+層を形成しない。
て、厚さ100オングストロームのトンネル酸化膜14を形
成する。電極を形成するため、ＣＶＤ法によりフローテ
ィングゲートの材料であるポリシリコンを構造体の全表
面に堆積させ第一ポリシリコン層16とし、図１Ｃの構造
を得る。ここで、第一ポリシリコン層16の表面側だけに
上方（矢印17）からヒ素イオンをイオン注入する（イオ
ンエネルギー30KeV、イオン濃度1×1016個／cm2）。こ
れを拡散して、第一ポリシリコン層16の表面側だけにｎ
+層を形成する。基板側にはｎ+層を形成しない。
【００３１】さらに、第一ポリシリコン層16の表面を酸
化して酸化膜を設け、その上にＣＶＤ法により窒化膜を
蒸着し、さらにこの窒化膜の表面を酸化して、酸化膜―
窒化膜―酸化膜の三層構造を有する図１ＤのＯＮＯ膜18
を形成する。ＣＶＤ法により、ＯＮＯ膜18の上に第二ポ
リシリコン層20を設ける。第二ポリシリコン層20の層内
全域にリンイオンをイオン注入する。これを拡散して、
第二ポリシリコン層20は層内全域をｎ+層とする。
化して酸化膜を設け、その上にＣＶＤ法により窒化膜を
蒸着し、さらにこの窒化膜の表面を酸化して、酸化膜―
窒化膜―酸化膜の三層構造を有する図１ＤのＯＮＯ膜18
を形成する。ＣＶＤ法により、ＯＮＯ膜18の上に第二ポ
リシリコン層20を設ける。第二ポリシリコン層20の層内
全域にリンイオンをイオン注入する。これを拡散して、
第二ポリシリコン層20は層内全域をｎ+層とする。
【００３２】次に、第二ポリシリコン層20上にレジスト
を塗布し電極の形状にパターニングする。レジストをマ
スクとしてエッチングを行い、図２Ｅに示すような、第
一ポリシリコン層からなるフローティングゲート22、Ｏ
ＮＯ膜からなるゲート間絶縁膜24、第二ポリシリコン層
からなるコントロールゲート26で構成されるゲート電極
28を得る。
を塗布し電極の形状にパターニングする。レジストをマ
スクとしてエッチングを行い、図２Ｅに示すような、第
一ポリシリコン層からなるフローティングゲート22、Ｏ
ＮＯ膜からなるゲート間絶縁膜24、第二ポリシリコン層
からなるコントロールゲート26で構成されるゲート電極
28を得る。
【００３３】この状態から、素子形成領域12にソースお
よびドレインが形成される。
よびドレインが形成される。
【００３４】図２Ｆに示すように、ドレインを形成する
予定の素子形成領域およびゲート電極28のドレイン側を
レジスト30で覆い、レジスト30をマスクとしてシリコン
基板に垂直な方向に対して45度の角度（矢印32の方向）
でリンイオンをイオン注入（大傾斜イオン注入）して拡
散させる（イオンエネルギー100KeV、イオン濃度3×101
4個／cm2）。これにより、フローティングゲート22にお
いては、ソース側だけにリンイオンが注入されｎ+層が
形成される。フローティングゲート22のドレイン側には
リンイオンは注入されないため、ｎ+層は形成されな
い。また、素子形成領域12においては、ソース側だけに
リンイオンが拡散されるが、大傾斜によるイオン注入で
イオンのエネルギーが大きいため深く注入される。
予定の素子形成領域およびゲート電極28のドレイン側を
レジスト30で覆い、レジスト30をマスクとしてシリコン
基板に垂直な方向に対して45度の角度（矢印32の方向）
でリンイオンをイオン注入（大傾斜イオン注入）して拡
散させる（イオンエネルギー100KeV、イオン濃度3×101
4個／cm2）。これにより、フローティングゲート22にお
いては、ソース側だけにリンイオンが注入されｎ+層が
形成される。フローティングゲート22のドレイン側には
リンイオンは注入されないため、ｎ+層は形成されな
い。また、素子形成領域12においては、ソース側だけに
リンイオンが拡散されるが、大傾斜によるイオン注入で
イオンのエネルギーが大きいため深く注入される。
【００３５】さらに、ドレイン側を覆っていたレジスト
30を除去して、上方向（矢印34）から素子形成領域のソ
ースおよびドレインの全域にヒ素イオンをイオン注入す
る。この場合、ヒ素イオンのイオンエネルギーは60Ke
V、イオン濃度は5×1015個／cm2に設定される（なお、
イオン濃度は、3×1015個／cm2以上であることが望まし
い）。これを拡散して、図２Ｇに示すｎ+ソース36、ｎ-
ソース38、ｎ+ドレイン40を得る。ここで、ヒ素イオン
の量は前記の通り高濃度に設定されているため、ｎ+ソ
ース36およびｎ+ドレイン40は高濃度のｎ+層となる。
30を除去して、上方向（矢印34）から素子形成領域のソ
ースおよびドレインの全域にヒ素イオンをイオン注入す
る。この場合、ヒ素イオンのイオンエネルギーは60Ke
V、イオン濃度は5×1015個／cm2に設定される（なお、
イオン濃度は、3×1015個／cm2以上であることが望まし
い）。これを拡散して、図２Ｇに示すｎ+ソース36、ｎ-
ソース38、ｎ+ドレイン40を得る。ここで、ヒ素イオン
の量は前記の通り高濃度に設定されているため、ｎ+ソ
ース36およびｎ+ドレイン40は高濃度のｎ+層となる。
【００３６】この後、ＢＰＳＧ（Boro-Phospho-Silicat
e Glass）を膜材料としてＣＶＤ法により層間膜42を形
成する。エッチングにより、シリコン表面にコンタクト
ホールを設け、Ａｌ−Ｓｉ合金を配線材料としてＡｌ配
線44を形成する。パッシベーション膜46を形成し、図３
の半導体装置を得る。
e Glass）を膜材料としてＣＶＤ法により層間膜42を形
成する。エッチングにより、シリコン表面にコンタクト
ホールを設け、Ａｌ−Ｓｉ合金を配線材料としてＡｌ配
線44を形成する。パッシベーション膜46を形成し、図３
の半導体装置を得る。
【００３７】なお、この実施例では不揮発性記憶回路を
備えた半導体装置としてはフラッシュメモリを製造した
が、他の不揮発性記憶回路を備えた半導体装置を製造し
ても良い。また、チャネル、ソース、ドレインを形成す
るために拡散させる物質にはそれぞれホウ素、リン、ヒ
素を用いたが他の物質であっても良い。さらに、イオン
注入時における各物質のイオンエネルギーおよび注入濃
度は上記実施例のみに限定されない。
備えた半導体装置としてはフラッシュメモリを製造した
が、他の不揮発性記憶回路を備えた半導体装置を製造し
ても良い。また、チャネル、ソース、ドレインを形成す
るために拡散させる物質にはそれぞれホウ素、リン、ヒ
素を用いたが他の物質であっても良い。さらに、イオン
注入時における各物質のイオンエネルギーおよび注入濃
度は上記実施例のみに限定されない。
【００３８】
【発明の効果】請求項１の半導体装置では、フローティ
ングゲートのシリコン基板側であってドレイン側におけ
る第一導電型イオンの濃度が低いため、フローティング
ゲートとドレインの間の酸化膜には小さな電界しか発生
せず、フローティングゲートからの電子の抜き去りが抑
制される結果、不揮発性記憶回路の誤消去を防止でき
る。
ングゲートのシリコン基板側であってドレイン側におけ
る第一導電型イオンの濃度が低いため、フローティング
ゲートとドレインの間の酸化膜には小さな電界しか発生
せず、フローティングゲートからの電子の抜き去りが抑
制される結果、不揮発性記憶回路の誤消去を防止でき
る。
【００３９】また、フローティングゲートのシリコン基
板側であってドレイン側における第一導電型イオンの濃
度が低いため、フローティングゲート全体における第一
導電型イオンの濃度も低くなり、オキサイドリッジの発
生が抑制される結果、フローティングゲートとソースの
間の酸化膜に安定した電界が得られ、不揮発性記憶回路
の消去むらを防止できる。
板側であってドレイン側における第一導電型イオンの濃
度が低いため、フローティングゲート全体における第一
導電型イオンの濃度も低くなり、オキサイドリッジの発
生が抑制される結果、フローティングゲートとソースの
間の酸化膜に安定した電界が得られ、不揮発性記憶回路
の消去むらを防止できる。
【００４０】請求項２の半導体装置では、フローティン
グゲートのソース側における第一導電型イオンの濃度が
高いため、フローティングゲートとソースの間の酸化膜
に大きな電界が発生し、フローティングゲートからの電
子の引抜きが促進される結果、不揮発性記憶回路の消去
スピードが向上する。
グゲートのソース側における第一導電型イオンの濃度が
高いため、フローティングゲートとソースの間の酸化膜
に大きな電界が発生し、フローティングゲートからの電
子の引抜きが促進される結果、不揮発性記憶回路の消去
スピードが向上する。
【００４１】また、消去スピードの向上により消去時間
が短縮されるため、ホールの発生数が減少し、酸化膜に
トラップされるホール数が減少する結果、酸化膜の劣化
が防止され、不揮発性記憶回路の使用可能回数および書
き換え可能回数が増加する。請求項３の半導体装置で
は、ドレインにおける第一導電型イオンの濃度が高いた
め、ドレインと基板の間に大きな電界が発生し、ホット
エレクトロンが高速度に加速される結果、不揮発性記憶
回路への書き込みスピードが向上する。
が短縮されるため、ホールの発生数が減少し、酸化膜に
トラップされるホール数が減少する結果、酸化膜の劣化
が防止され、不揮発性記憶回路の使用可能回数および書
き換え可能回数が増加する。請求項３の半導体装置で
は、ドレインにおける第一導電型イオンの濃度が高いた
め、ドレインと基板の間に大きな電界が発生し、ホット
エレクトロンが高速度に加速される結果、不揮発性記憶
回路への書き込みスピードが向上する。
【００４２】請求項４の半導体装置では、ソースにおけ
る第一導電型イオンの濃度が高いため、ソースの耐圧が
高まる。
る第一導電型イオンの濃度が高いため、ソースの耐圧が
高まる。
【００４３】請求項５の製造方法では、フローティング
ゲートのシリコン基板側であってドレイン側における第
一導電型イオンの濃度が低くなる。したがって、誤消去
および消去むらのない不揮発性記憶回路を得ることがで
きる。
ゲートのシリコン基板側であってドレイン側における第
一導電型イオンの濃度が低くなる。したがって、誤消去
および消去むらのない不揮発性記憶回路を得ることがで
きる。
【００４４】また、第二の注入ステップにおいてフロー
ティングゲートのソース側に拡散される第一導電型イオ
ンは高濃度である。したがって、消去スピードが早く、
使用可能回数および書き換え可能回数が多い不揮発性記
憶回路を得ることができる。さらに、第三の注入ステッ
プにおいてシリコン基板に第一導電型イオンが高濃度に
拡散されたドレインおよびソースが形成される。したが
って、書き込みスピードが早く、ソース耐圧の高い不揮
発性記憶回路を得ることができる。
ティングゲートのソース側に拡散される第一導電型イオ
ンは高濃度である。したがって、消去スピードが早く、
使用可能回数および書き換え可能回数が多い不揮発性記
憶回路を得ることができる。さらに、第三の注入ステッ
プにおいてシリコン基板に第一導電型イオンが高濃度に
拡散されたドレインおよびソースが形成される。したが
って、書き込みスピードが早く、ソース耐圧の高い不揮
発性記憶回路を得ることができる。
【図１】この発明の一実施例によるフラッシュメモリの
製造方法を示す図である。
製造方法を示す図である。
【図２】この発明の一実施例によるフラッシュメモリの
製造方法を示す別の図である。
製造方法を示す別の図である。
【図３】この発明の一実施例によるフラッシュメモリを
示す図である。
示す図である。
【図４】従来の方法によるフラッシュメモリの製造方法
を示す図である。
を示す図である。
【図５】従来の方法によるフラッシュメモリの製造方法
を示す別の図である。
を示す別の図である。
２・・・シリコン基板 14・・・トンネル酸化膜 16・・・第一ポリシリコン層 22・・・フローティングゲート 36・・・ｎ+ソース 38・・・ｎ-ソース 40・・・ｎ+ドレイン
Claims (5)
- 【請求項１】シリコン基板、 シリコン基板に設けられた第一導電型のドレイン、 ドレインとの間にチャネル領域を形成するように設けら
れた第一導電型のソース、 チャネル領域の上に酸化膜を介して設けられたフローテ
ィングゲート、 を備えた不揮発性記憶回路を有する半導体装置におい
て、 フローティングゲートのシリコン基板側であってドレイ
ン側における第一導電型イオンの濃度を、フローティン
グゲートの他の部分より相対的に低くすることを特徴と
する不揮発性記憶回路を有する半導体装置。 - 【請求項２】請求項１の半導体装置において、フローテ
ィングゲートのソース側における第一導電型イオンの濃
度を、フローティングゲートのドレイン側より相対的に
高くすることを特徴とする不揮発性記憶回路を有する半
導体装置。 - 【請求項３】請求項１の半導体装置において、ドレイン
における第一導電型イオンの濃度を比較的高くすること
を特徴とする不揮発性記憶回路を有する半導体装置。 - 【請求項４】請求項１の半導体装置において、ソースに
おける第一導電型イオンの濃度を比較的高くすることを
特徴とする不揮発性記憶回路を有する半導体装置。 - 【請求項５】フローティングゲートに第一導電型イオン
を注入するステップであって、第一導電型イオンが前記
フローティングゲートの上側のみに拡散されるように注
入する第一の注入ステップ、 フローティングゲートに第一導電型イオンを注入するス
テップであって、第一導電型イオンが前記フローティン
グゲートのソース側のみに拡散されるようにシリコン基
板に垂直な方向に対して所定の角度で注入する第二の注
入ステップ、 シリコン基板に第一導電型イオンを注入するステップで
あって、第一導電型イオンが前記シリコン基板に比較的
高濃度に拡散されるようにイオン濃度を調整して注入す
る第三の注入ステップ、 を備えたことを特徴とする不揮発性記憶回路を有する半
導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4195481A JPH0677492A (ja) | 1992-07-22 | 1992-07-22 | 不揮発性記憶回路を有する半導体装置およびその製造方法 |
| US08/300,934 US5446298A (en) | 1992-07-22 | 1994-09-06 | Semiconductor memory device including a floating gate having an undoped edge portion proximate to a source portion of the memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4195481A JPH0677492A (ja) | 1992-07-22 | 1992-07-22 | 不揮発性記憶回路を有する半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677492A true JPH0677492A (ja) | 1994-03-18 |
Family
ID=16341806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4195481A Pending JPH0677492A (ja) | 1992-07-22 | 1992-07-22 | 不揮発性記憶回路を有する半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5446298A (ja) |
| JP (1) | JPH0677492A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5512503A (en) * | 1994-11-23 | 1996-04-30 | United Microelectronics Corporation | Method of manufacture of a split gate flash EEPROM memory cell |
| US5482881A (en) * | 1995-03-14 | 1996-01-09 | Advanced Micro Devices, Inc. | Method of making flash EEPROM memory with reduced column leakage current |
| JP3008812B2 (ja) * | 1995-03-22 | 2000-02-14 | 日本電気株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| JP2757814B2 (ja) * | 1995-03-30 | 1998-05-25 | 日本電気株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| JP3431367B2 (ja) * | 1995-10-03 | 2003-07-28 | 東芝マイクロエレクトロニクス株式会社 | 不揮発性半導体記憶装置の製造方法 |
| US6188101B1 (en) * | 1998-01-14 | 2001-02-13 | Advanced Micro Devices, Inc. | Flash EPROM cell with reduced short channel effect and method for providing same |
| US6642076B1 (en) * | 2002-10-22 | 2003-11-04 | Taiwan Semiconductor Manufacturing Company | Asymmetrical reset transistor with double-diffused source for CMOS image sensor |
| US7669708B2 (en) * | 2006-08-31 | 2010-03-02 | Martin Engineering Company | Bulk material handling system and control |
| JP2009076566A (ja) * | 2007-09-19 | 2009-04-09 | Nec Electronics Corp | 不揮発性半導体記憶装置 |
| US8028608B2 (en) * | 2009-04-07 | 2011-10-04 | Depuy Products, Inc. | Torque-limiting fastener driver |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59124161A (ja) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | Ｍｉｓ型電界効果半導体装置 |
| US4742491A (en) * | 1985-09-26 | 1988-05-03 | Advanced Micro Devices, Inc. | Memory cell having hot-hole injection erase mode |
| JPH01232765A (ja) * | 1988-03-12 | 1989-09-18 | Fujitsu Ltd | 絶縁ゲート電界効果トランジスタ |
| US4994873A (en) * | 1988-10-17 | 1991-02-19 | Motorola, Inc. | Local interconnect for stacked polysilicon device |
| US5241202A (en) * | 1992-03-12 | 1993-08-31 | Micron Technology, Inc. | Cell structure for a programmable read only memory device |
-
1992
- 1992-07-22 JP JP4195481A patent/JPH0677492A/ja active Pending
-
1994
- 1994-09-06 US US08/300,934 patent/US5446298A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5446298A (en) | 1995-08-29 |
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