JPH0677791A - 遅延装置，プログラム可能遅延線及び発振装置 - Google Patents
遅延装置，プログラム可能遅延線及び発振装置Info
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- JPH0677791A JPH0677791A JP4227492A JP22749292A JPH0677791A JP H0677791 A JPH0677791 A JP H0677791A JP 4227492 A JP4227492 A JP 4227492A JP 22749292 A JP22749292 A JP 22749292A JP H0677791 A JPH0677791 A JP H0677791A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
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- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】 遅延時間を広範囲にデジタル制御可能な遅延
装置を提供する。 【構成】 制御パルスＰＴにより起動される発振器４か
らの発振パルスＣＬＫをダウンカウンタ６がカウント
し、そのカウント数が所定値となるとパルス発生回路８
がパルス信号ＤＩを出力する。するとプログラム可能遅
延線１０が、このパルス信号ＤＩを発振器４の発振周期
より短い遅延時間だけ遅延させ、出力回路１２が、その
遅延信号ＰＯを信号処理して外部に出力する。ダウンカ
ウンタ６のカウント値及びプログラム可能遅延線１０の
遅延時間は、データラッチ回路２がラッチしたデジタル
制御データ（２進デジタル信号）ＣＤＩの上位ビットＣ
ＤＨ及び下位ビットＣＤＬにより夫々設定する。この結
果、発振器４の発振周期とカウント値とにより遅延時間
を広範囲に制御でき、しかもプログラム可能遅延線１０
により遅延時間を高分解能で制御できるようになる。
装置を提供する。 【構成】 制御パルスＰＴにより起動される発振器４か
らの発振パルスＣＬＫをダウンカウンタ６がカウント
し、そのカウント数が所定値となるとパルス発生回路８
がパルス信号ＤＩを出力する。するとプログラム可能遅
延線１０が、このパルス信号ＤＩを発振器４の発振周期
より短い遅延時間だけ遅延させ、出力回路１２が、その
遅延信号ＰＯを信号処理して外部に出力する。ダウンカ
ウンタ６のカウント値及びプログラム可能遅延線１０の
遅延時間は、データラッチ回路２がラッチしたデジタル
制御データ（２進デジタル信号）ＣＤＩの上位ビットＣ
ＤＨ及び下位ビットＣＤＬにより夫々設定する。この結
果、発振器４の発振周期とカウント値とにより遅延時間
を広範囲に制御でき、しかもプログラム可能遅延線１０
により遅延時間を高分解能で制御できるようになる。
Description
【０００１】
【産業上の利用分野】本発明は、遅延時間をデジタル制
御可能な遅延装置、該遅延装置を構成するのに好適なプ
ログラム可能遅延線、及び該遅延装置を用いて発振周波
数をデジタル制御可能な発振装置に関する。
御可能な遅延装置、該遅延装置を構成するのに好適なプ
ログラム可能遅延線、及び該遅延装置を用いて発振周波
数をデジタル制御可能な発振装置に関する。
【０００２】
【従来の技術】従来より、デジタル制御可能な遅延装置
として、例えば特開平２−２９６４１０号公報に開示さ
れている如く、積分回路や反転回路（インバータ）から
なる多数の遅延素子を縦続接続し、第１段目の遅延素子
に遅延すべき信号を入力して、各遅延素子からの出力を
データセレクタを介して選択的に取り出すようにした遅
延装置が知られている。
として、例えば特開平２−２９６４１０号公報に開示さ
れている如く、積分回路や反転回路（インバータ）から
なる多数の遅延素子を縦続接続し、第１段目の遅延素子
に遅延すべき信号を入力して、各遅延素子からの出力を
データセレクタを介して選択的に取り出すようにした遅
延装置が知られている。
【０００３】
【発明が解決しようとする課題】しかし、こうした従来
の遅延装置は、縦続接続した遅延素子の中から遅延信号
を取り出す遅延素子を選択することにより、遅延時間を
変更するものであるため、遅延時間の可変範囲を増加す
ればする程、遅延素子の数が増加することとなり、遅延
時間の可変範囲を増加するには限界があった。
の遅延装置は、縦続接続した遅延素子の中から遅延信号
を取り出す遅延素子を選択することにより、遅延時間を
変更するものであるため、遅延時間の可変範囲を増加す
ればする程、遅延素子の数が増加することとなり、遅延
時間の可変範囲を増加するには限界があった。
【０００４】本発明は、こうした問題に鑑みなされたも
ので、遅延素子の数を増加させることなく遅延時間を広
範囲にデジタル制御することのできる遅延装置を提供す
ると共に、その遅延装置を構成するのに好適なプログラ
ム可能遅延線、及びその遅延装置を用いて発振周波数を
デジタル制御可能な発振装置を提供することを目的とし
ている。
ので、遅延素子の数を増加させることなく遅延時間を広
範囲にデジタル制御することのできる遅延装置を提供す
ると共に、その遅延装置を構成するのに好適なプログラ
ム可能遅延線、及びその遅延装置を用いて発振周波数を
デジタル制御可能な発振装置を提供することを目的とし
ている。
【０００５】
【課題を解決するための手段】かかる目的を達成するた
めになされた本発明の遅延装置は、入力信号により起動
されて所定の時間間隔で発振パルスを出力する発振器
と、該発振器からの発振パルスをカウントし、カウント
値が予め設定された所定の値になるとパルス信号を発生
するカウント手段と、該カウント手段からのパルス信号
を、上記発振器の発振パルスの時間間隔未満の遅延時間
だけ遅延させて遅延信号として出力する、当該遅延時間
をデジタルデータにより変更可能なプログラム可能遅延
線と、上記入力信号の遅延時間を表す所定ビットのデジ
タル制御データを受け、該デジタル制御データの上位ビ
ットを上記カウント発生手段のカウント値として設定
し、該デジタル制御データの下位ビットを上記プログラ
ム可能遅延線に供給して上記プログラム可能遅延線の遅
延時間を設定する制御データ供給手段と、を備えたこと
を特徴としている。
めになされた本発明の遅延装置は、入力信号により起動
されて所定の時間間隔で発振パルスを出力する発振器
と、該発振器からの発振パルスをカウントし、カウント
値が予め設定された所定の値になるとパルス信号を発生
するカウント手段と、該カウント手段からのパルス信号
を、上記発振器の発振パルスの時間間隔未満の遅延時間
だけ遅延させて遅延信号として出力する、当該遅延時間
をデジタルデータにより変更可能なプログラム可能遅延
線と、上記入力信号の遅延時間を表す所定ビットのデジ
タル制御データを受け、該デジタル制御データの上位ビ
ットを上記カウント発生手段のカウント値として設定
し、該デジタル制御データの下位ビットを上記プログラ
ム可能遅延線に供給して上記プログラム可能遅延線の遅
延時間を設定する制御データ供給手段と、を備えたこと
を特徴としている。
【０００６】また、本発明のプログラム可能遅延線は、
入力信号を通過させる基本経路と、入力信号を所定の遅
延時間だけ遅延して通過させる遅延経路と、外部から入
力されるデジタルデータに応じて上記基本経路と上記遅
延経路とのいずれか一方を入力信号の経路として選択す
るセレクタとからなる複数の遅延段を縦続接続し、各遅
延段における基本経路と遅延経路との入力信号の通過時
間の差を、夫々、最小の通過時間差に対して２のｎ乗倍
（ｎ：０，１，２，３…）となるように設定してなるこ
とを特徴としている。
入力信号を通過させる基本経路と、入力信号を所定の遅
延時間だけ遅延して通過させる遅延経路と、外部から入
力されるデジタルデータに応じて上記基本経路と上記遅
延経路とのいずれか一方を入力信号の経路として選択す
るセレクタとからなる複数の遅延段を縦続接続し、各遅
延段における基本経路と遅延経路との入力信号の通過時
間の差を、夫々、最小の通過時間差に対して２のｎ乗倍
（ｎ：０，１，２，３…）となるように設定してなるこ
とを特徴としている。
【０００７】また次に本発明の発振装置は、入力信号に
より起動されて所定の時間間隔で発振パルスを出力する
発振器と、該発振器からの発振パルスをカウントし、カ
ウント値が予め設定された所定の値になるとパルス信号
を発生するカウント手段と、該カウント手段からのパル
ス信号を、上記発振器の発振パルスの時間間隔未満の遅
延時間だけ遅延させて遅延パルスとして出力する、当該
遅延時間をデジタルデータにより変更可能なプログラム
可能遅延線と、当該発振装置の発振周期を表す所定ビッ
トのデジタル制御データを受け、該デジタル制御データ
の上位ビットを上記カウント発生手段のカウント値とし
て設定し、該デジタル制御データの下位ビットを上記プ
ログラム可能遅延線に供給して上記プログラム可能遅延
線の遅延時間を設定する制御データ供給手段と、上記カ
ウント発生手段からパルス信号が出力されると上記発振
器の発振動作を停止させ、上記プログラム可能遅延線か
ら上記遅延パルスが出力されると上記発振器を起動させ
るフィードバック回路と、を備え、上記プログラム可能
遅延線から出力される遅延パルスを発振信号として出力
することを特徴としている。
より起動されて所定の時間間隔で発振パルスを出力する
発振器と、該発振器からの発振パルスをカウントし、カ
ウント値が予め設定された所定の値になるとパルス信号
を発生するカウント手段と、該カウント手段からのパル
ス信号を、上記発振器の発振パルスの時間間隔未満の遅
延時間だけ遅延させて遅延パルスとして出力する、当該
遅延時間をデジタルデータにより変更可能なプログラム
可能遅延線と、当該発振装置の発振周期を表す所定ビッ
トのデジタル制御データを受け、該デジタル制御データ
の上位ビットを上記カウント発生手段のカウント値とし
て設定し、該デジタル制御データの下位ビットを上記プ
ログラム可能遅延線に供給して上記プログラム可能遅延
線の遅延時間を設定する制御データ供給手段と、上記カ
ウント発生手段からパルス信号が出力されると上記発振
器の発振動作を停止させ、上記プログラム可能遅延線か
ら上記遅延パルスが出力されると上記発振器を起動させ
るフィードバック回路と、を備え、上記プログラム可能
遅延線から出力される遅延パルスを発振信号として出力
することを特徴としている。
【０００８】
【作用及び発明の効果】上記のように構成された本発明
の遅延装置においては、遅延すべき入力信号が入力され
ると、発振器が起動されて、所定の時間間隔で発振パル
スを出力する。すると、カウント手段が、その発振パル
スをカウントして、そのカウント値が予め設定された所
定の値になるとパルス信号を発生し、遅延時間をデジタ
ルデータにより変更可能に構成されたプログラム可能遅
延線が、そのパルス信号を、発振器の発振パルスの時間
間隔未満の遅延時間だけ遅延させる。
の遅延装置においては、遅延すべき入力信号が入力され
ると、発振器が起動されて、所定の時間間隔で発振パル
スを出力する。すると、カウント手段が、その発振パル
スをカウントして、そのカウント値が予め設定された所
定の値になるとパルス信号を発生し、遅延時間をデジタ
ルデータにより変更可能に構成されたプログラム可能遅
延線が、そのパルス信号を、発振器の発振パルスの時間
間隔未満の遅延時間だけ遅延させる。
【０００９】また本発明の遅延装置においては、制御デ
ータ供給手段が、入力信号の遅延時間を表す所定ビット
のデジタル制御データを受けて、そのデジタル制御デー
タの上位ビットをカウント発生手段のカウント値として
設定すると共に、そのデジタル制御データの下位ビット
をプログラム可能遅延線に供給することによりプログラ
ム可能遅延線の遅延時間を設定する。
ータ供給手段が、入力信号の遅延時間を表す所定ビット
のデジタル制御データを受けて、そのデジタル制御デー
タの上位ビットをカウント発生手段のカウント値として
設定すると共に、そのデジタル制御データの下位ビット
をプログラム可能遅延線に供給することによりプログラ
ム可能遅延線の遅延時間を設定する。
【００１０】即ち、本発明の遅延装置においては、発振
器から所定の時間間隔で出力される発振パルスの数にて
遅延時間を大まかに制御し、プログラム可能遅延線によ
り遅延時間を細かく制御するようにしている。このため
本発明の遅延装置によれば、遅延時間の分解能はプログ
ラム可能遅延線の遅延時間の最小可変時間によって決定
され、遅延時間の制御可能範囲は、プログラム可能遅延
線の最小遅延時間から、カウント手段がカウント可能な
発振パルスの数と発振パルスの時間間隔を乗じた時間に
プログラム可能遅延線の最大遅延時間を加えた時間まで
となり、従来のように遅延素子を増加することなく、遅
延時間の制御可能範囲を広範囲に設定することができ
る。
器から所定の時間間隔で出力される発振パルスの数にて
遅延時間を大まかに制御し、プログラム可能遅延線によ
り遅延時間を細かく制御するようにしている。このため
本発明の遅延装置によれば、遅延時間の分解能はプログ
ラム可能遅延線の遅延時間の最小可変時間によって決定
され、遅延時間の制御可能範囲は、プログラム可能遅延
線の最小遅延時間から、カウント手段がカウント可能な
発振パルスの数と発振パルスの時間間隔を乗じた時間に
プログラム可能遅延線の最大遅延時間を加えた時間まで
となり、従来のように遅延素子を増加することなく、遅
延時間の制御可能範囲を広範囲に設定することができ
る。
【００１１】次に、本発明のプログラム可能遅延線は、
基本経路と遅延経路とセレクタとからなる遅延段を複数
縦続接続し、各遅延段における基本経路と遅延経路との
入力信号の通過時間の差を、夫々、最小の通過時間差に
対して２のｎ乗倍（ｎ：０，１，２，３…）となるよう
に設定することにより構成されている。
基本経路と遅延経路とセレクタとからなる遅延段を複数
縦続接続し、各遅延段における基本経路と遅延経路との
入力信号の通過時間の差を、夫々、最小の通過時間差に
対して２のｎ乗倍（ｎ：０，１，２，３…）となるよう
に設定することにより構成されている。
【００１２】このため本発明のプログラム可能遅延線に
おいては、各遅延段のセレクタが全て基本経路を選択し
たときに遅延時間が最小となり、各遅延段のセレクタが
全て遅延経路を選択したときに遅延時間が最大となる。
そして、遅延経路を選択するセレクタをデジタルデータ
により直接指定することにより、その最小から最大の遅
延範囲内で遅延時間をデジタルデータに対応して階段状
に切り換えることができる。
おいては、各遅延段のセレクタが全て基本経路を選択し
たときに遅延時間が最小となり、各遅延段のセレクタが
全て遅延経路を選択したときに遅延時間が最大となる。
そして、遅延経路を選択するセレクタをデジタルデータ
により直接指定することにより、その最小から最大の遅
延範囲内で遅延時間をデジタルデータに対応して階段状
に切り換えることができる。
【００１３】従って、このプログラム可能遅延線を、上
記遅延装置に適用すれば、外部から入力されるデジタル
制御データを用いて、遅延時間を簡単に制御することが
できるようになる。つまり、請求項１に記載の遅延装置
においては、プログラム可能遅延線として、積分回路や
反転回路（インバータ）からなる多数の遅延素子を縦続
接続し、各遅延素子からの出力をデータセレクタを介し
て選択的に取り出すようにした従来の遅延装置をそのま
ま使用することができるが、こうした従来の遅延装置に
おいて、データセレクタが遅延信号を取り出す遅延素子
を決定するには、デジタルデータをデコードする必要が
あり、そのためのデコーダを設けなければならない。し
かし、本発明のプログラム可能遅延線においては、各遅
延段のセレクタをデジタルデータを用いて直接駆動する
ことにより遅延時間を制御できるため、デコーダ等の信
号処理回路が不要となり、遅延時間をデジタル制御する
ための装置構成を簡素化することができるのである。ま
た、デコーダを設ける必要はないため、装置の小型・軽
量化を図ることができ、消費電力を低減することもでき
る。
記遅延装置に適用すれば、外部から入力されるデジタル
制御データを用いて、遅延時間を簡単に制御することが
できるようになる。つまり、請求項１に記載の遅延装置
においては、プログラム可能遅延線として、積分回路や
反転回路（インバータ）からなる多数の遅延素子を縦続
接続し、各遅延素子からの出力をデータセレクタを介し
て選択的に取り出すようにした従来の遅延装置をそのま
ま使用することができるが、こうした従来の遅延装置に
おいて、データセレクタが遅延信号を取り出す遅延素子
を決定するには、デジタルデータをデコードする必要が
あり、そのためのデコーダを設けなければならない。し
かし、本発明のプログラム可能遅延線においては、各遅
延段のセレクタをデジタルデータを用いて直接駆動する
ことにより遅延時間を制御できるため、デコーダ等の信
号処理回路が不要となり、遅延時間をデジタル制御する
ための装置構成を簡素化することができるのである。ま
た、デコーダを設ける必要はないため、装置の小型・軽
量化を図ることができ、消費電力を低減することもでき
る。
【００１４】また次に本発明の発振装置は、発振器と、
カウント手段と、プログラム可能遅延線と、制御データ
供給手段とからなる、請求項１に記載の遅延装置と同様
の遅延装置に、フィードバック回路を設け、このフィー
ドバック回路により、カウント発生手段からパルス信号
が出力されるたときに発振器の発振動作を停止させ、プ
ログラム可能遅延線から遅延パルスが出力されたときに
発振器を起動させるようにしている。
カウント手段と、プログラム可能遅延線と、制御データ
供給手段とからなる、請求項１に記載の遅延装置と同様
の遅延装置に、フィードバック回路を設け、このフィー
ドバック回路により、カウント発生手段からパルス信号
が出力されるたときに発振器の発振動作を停止させ、プ
ログラム可能遅延線から遅延パルスが出力されたときに
発振器を起動させるようにしている。
【００１５】このため、本発明の発振装置においては、
請求項１に記載の遅延装置と同様の遅延装置により制御
される遅延時間を１周期として、パルス信号を順次発生
することとなり、このパルス信号の発生周期，つまり発
振周波数を、プログラム可能遅延線の遅延時間の最小可
変時間によって決定される時間分解能で、広範囲に変更
することができるようになる。
請求項１に記載の遅延装置と同様の遅延装置により制御
される遅延時間を１周期として、パルス信号を順次発生
することとなり、このパルス信号の発生周期，つまり発
振周波数を、プログラム可能遅延線の遅延時間の最小可
変時間によって決定される時間分解能で、広範囲に変更
することができるようになる。
【００１６】
【実施例】以下に本発明の実施例を図面と共に説明す
る。まず図１は本発明が適用されたデジタル制御発振装
置全体の構成を表すブロック図である。
る。まず図１は本発明が適用されたデジタル制御発振装
置全体の構成を表すブロック図である。
【００１７】図１に示す如く、本実施例のデジタル制御
発振装置は、外部から入力されるパルス信号の出力周期
を表すデジタル制御データ（２進デジタル信号）ＣＤＩ
をラッチし、そのデジタル制御データＣＤＩを下位５ビ
ットの下位ビットデータＣＤＬと下位６ビット目から上
の上位ビットデータＣＤＨとに分けて出力するデータラ
ッチ回路２と、外部から入力される制御パルスＰＴがHi
ghレベルであるとき、所定の時間間隔Ｔで発振パルスＣ
ＬＫを出力する発振器４と、発振器４から出力される発
振パルスＣＬＫをカウントし、そのカウント値がデータ
ラッチ回路２から出力される上位ビットデータＣＤＨに
対応した値となったときに検出信号ＴＣＰを出力するダ
ウンカウンタ６と、ダウンカウンタ６から検出信号ＴＣ
Ｐが出力されているときに発振パルスＣＬＫを取り込み
パルス信号ＤＩを出力するパルス発生回路８と、パルス
発生回路８からのパルス信号ＤＩをデータラッチ回路２
から出力される下位ビットデータＣＤＬに対応した遅延
時間だけ遅延させるプログラム可能遅延線１０と、プロ
グラム可能遅延線１０から出力される遅延パルスＰＯを
そのまま又は信号処理して出力する出力回路１２と、パ
ルス発生回路８から出力されるパルス信号ＤＩ及びプロ
グラム可能遅延線１０から出力される遅延パルスＰＯを
受け、パルス信号ＤＩの入力時に発振器４の発振動作を
停止し、遅延パルスＰＯの入力時に発振器４の発振動作
を再開させるフィードバック回路１４と、当該装置を発
振装置として動作させるか遅延装置として動作させるか
を切り換えるセレクタ１６とから構成されている。
発振装置は、外部から入力されるパルス信号の出力周期
を表すデジタル制御データ（２進デジタル信号）ＣＤＩ
をラッチし、そのデジタル制御データＣＤＩを下位５ビ
ットの下位ビットデータＣＤＬと下位６ビット目から上
の上位ビットデータＣＤＨとに分けて出力するデータラ
ッチ回路２と、外部から入力される制御パルスＰＴがHi
ghレベルであるとき、所定の時間間隔Ｔで発振パルスＣ
ＬＫを出力する発振器４と、発振器４から出力される発
振パルスＣＬＫをカウントし、そのカウント値がデータ
ラッチ回路２から出力される上位ビットデータＣＤＨに
対応した値となったときに検出信号ＴＣＰを出力するダ
ウンカウンタ６と、ダウンカウンタ６から検出信号ＴＣ
Ｐが出力されているときに発振パルスＣＬＫを取り込み
パルス信号ＤＩを出力するパルス発生回路８と、パルス
発生回路８からのパルス信号ＤＩをデータラッチ回路２
から出力される下位ビットデータＣＤＬに対応した遅延
時間だけ遅延させるプログラム可能遅延線１０と、プロ
グラム可能遅延線１０から出力される遅延パルスＰＯを
そのまま又は信号処理して出力する出力回路１２と、パ
ルス発生回路８から出力されるパルス信号ＤＩ及びプロ
グラム可能遅延線１０から出力される遅延パルスＰＯを
受け、パルス信号ＤＩの入力時に発振器４の発振動作を
停止し、遅延パルスＰＯの入力時に発振器４の発振動作
を再開させるフィードバック回路１４と、当該装置を発
振装置として動作させるか遅延装置として動作させるか
を切り換えるセレクタ１６とから構成されている。
【００１８】ここで、フィードバック回路１４は、電源
投入時にセットされ、パルス信号ＤＩによりリセットさ
れ、遅延パルスＰＯによりセットされるＲ−Ｓフリップ
フロップにより構成されており、Ｒ−Ｓフリップフロッ
プがセットされているときにＲ−Ｓフリップフロップか
ら出力されるHighレベルの信号を、発振器４の発振動作
制御信号ＰＳとして出力する。
投入時にセットされ、パルス信号ＤＩによりリセットさ
れ、遅延パルスＰＯによりセットされるＲ−Ｓフリップ
フロップにより構成されており、Ｒ−Ｓフリップフロッ
プがセットされているときにＲ−Ｓフリップフロップか
ら出力されるHighレベルの信号を、発振器４の発振動作
制御信号ＰＳとして出力する。
【００１９】また、セレクタ１６は、マルチプレクサか
ら構成されており、外部から入力される動作モード切り
換え用の選択信号ＳＥＭＤを受けて、選択信号ＳＥＭＤ
が当該装置を発振装置として動作させる旨を表すHighレ
ベルであるとき、フィードバック回路１４から出力され
る発振動作制御信号ＰＳを制御パルスＰＴとして発振器
４に入力し、選択信号ＳＥＭＤが当該装置を遅延装置と
して動作させる旨を表すLow レベルであるとき、外部か
ら入力される基準パルスＰＩを制御パルスＰＴとして発
振器４に入力する。
ら構成されており、外部から入力される動作モード切り
換え用の選択信号ＳＥＭＤを受けて、選択信号ＳＥＭＤ
が当該装置を発振装置として動作させる旨を表すHighレ
ベルであるとき、フィードバック回路１４から出力され
る発振動作制御信号ＰＳを制御パルスＰＴとして発振器
４に入力し、選択信号ＳＥＭＤが当該装置を遅延装置と
して動作させる旨を表すLow レベルであるとき、外部か
ら入力される基準パルスＰＩを制御パルスＰＴとして発
振器４に入力する。
【００２０】次に、発振器４は、図２（ａ）に示す如
く、入力信号を入力すると微小時間の遅延後に反転して
出力する反転回路を奇数個（１５個）リング状に連結し
たリングオシレータを備えている。このリングオシレー
タは、１４個のインバータＩＮＶと１個のナンドゲート
ＮＡＮＤとから構成されており、ナンドゲートＮＡＮＤ
の一方の入力端には、セレクタ１６から出力される制御
パルスＰＴが入力される。
く、入力信号を入力すると微小時間の遅延後に反転して
出力する反転回路を奇数個（１５個）リング状に連結し
たリングオシレータを備えている。このリングオシレー
タは、１４個のインバータＩＮＶと１個のナンドゲート
ＮＡＮＤとから構成されており、ナンドゲートＮＡＮＤ
の一方の入力端には、セレクタ１６から出力される制御
パルスＰＴが入力される。
【００２１】また、ナンドゲートＮＡＮＤを始点（１段
目）とするリングオシレータの３段目のインバータＩＮ
Ｖ（３）の出力端には、内部の周回パルスをダウンカウ
ンタ６に出力して、ダウンカウンタ６側で確実にカウン
ト動作が実行できるようにするために、その駆動能力を
徐々に大きく設定した３個の出力用インバータＩＮＶ
ａ，ＩＮＶｂ，ＩＮＶｃが接続されている。
目）とするリングオシレータの３段目のインバータＩＮ
Ｖ（３）の出力端には、内部の周回パルスをダウンカウ
ンタ６に出力して、ダウンカウンタ６側で確実にカウン
ト動作が実行できるようにするために、その駆動能力を
徐々に大きく設定した３個の出力用インバータＩＮＶ
ａ，ＩＮＶｂ，ＩＮＶｃが接続されている。
【００２２】このように構成された発振器４において
は、図２（ｂ）に示す如く、ナンドゲートＮＡＮＤの一
方の入力端にHighレベルの制御パルスＰＴが入力されて
いるとき、リングオシレータ内をパルス信号が周回し、
その周回周期に同期して出力用インバータＩＮＶｃから
発振パルスＣＬＫが出力される。
は、図２（ｂ）に示す如く、ナンドゲートＮＡＮＤの一
方の入力端にHighレベルの制御パルスＰＴが入力されて
いるとき、リングオシレータ内をパルス信号が周回し、
その周回周期に同期して出力用インバータＩＮＶｃから
発振パルスＣＬＫが出力される。
【００２３】この発振パルスＣＬＫの時間間隔Ｔ（立ち
上がりの間隔）は、リングオシレータを構成している反
転回路（インバータ，ナンドゲート）１５段分の遅延時
間の２倍の時間、即ち反転回路３０段分の遅延時間にな
るが、本実施例では、ナンドゲートＮＡＮＤとリングオ
シレータに接続される１段目の出力用インバータＩＮＶ
ａの負荷を利用して、発振パルスの時間間隔Ｔが、リン
グオシレータを構成しているインバータＩＮＶの３２段
分（２5 ）の遅延時間になるように設定されている。
上がりの間隔）は、リングオシレータを構成している反
転回路（インバータ，ナンドゲート）１５段分の遅延時
間の２倍の時間、即ち反転回路３０段分の遅延時間にな
るが、本実施例では、ナンドゲートＮＡＮＤとリングオ
シレータに接続される１段目の出力用インバータＩＮＶ
ａの負荷を利用して、発振パルスの時間間隔Ｔが、リン
グオシレータを構成しているインバータＩＮＶの３２段
分（２5 ）の遅延時間になるように設定されている。
【００２４】これは、プログラム可能遅延線１０側で、
当該装置の発振周期又は遅延時間を、最小の遅延時間を
持つ素子であるリングオシレータ内のインバータＩＮＶ
の１段分の遅延時間を最小単位として、２進デジタル信
号であるデジタル制御データＣＤＩの下位５ビットＣＤ
Ｌによりデコーダ等を使うこと無く容易に制御できるよ
うにするためである。つまり、リングオシレータの反転
回路の数は、当該装置の最高発振周波数とダウンカウン
タ動作速度に関連して設定されるものであって、高周波
でカウンタ動作速度に余裕のある値としては、７個又は
１５個又は３１個又は６３個から構成するようにすれば
よい。
当該装置の発振周期又は遅延時間を、最小の遅延時間を
持つ素子であるリングオシレータ内のインバータＩＮＶ
の１段分の遅延時間を最小単位として、２進デジタル信
号であるデジタル制御データＣＤＩの下位５ビットＣＤ
Ｌによりデコーダ等を使うこと無く容易に制御できるよ
うにするためである。つまり、リングオシレータの反転
回路の数は、当該装置の最高発振周波数とダウンカウン
タ動作速度に関連して設定されるものであって、高周波
でカウンタ動作速度に余裕のある値としては、７個又は
１５個又は３１個又は６３個から構成するようにすれば
よい。
【００２５】次に、この発振器４からの発振パルスＣＬ
Ｋをカウントするダウンカウンタ６及びパルス発生回路
８は、本発明のカウント手段に相当するものであり、図
３に示す如く構成され、図４に示す如く動作する。即
ち、ダウンカウンタ６は、図４に示す如く、デジタル制
御データＣＤＩの上位ビットデータＣＤＨによりカウン
ト値ｎが初期設定され、発振パルスＣＬＫによりカウン
トダウンを行い、そのカウント値が０になっているとき
に、検出信号ＴＣＰを発生するものであり、上位ビット
データＣＤＨの各ビットに対応した１段は、図３に示す
ように、マルチプレクサＭＰＸとＤフリップフロップＤ
−ＦＦの組みあわせで構成されている。そして、当該ダ
ウンカウンタ６は、検出信号ＴＣＰ出力後の最初の発振
パルスＣＬＫによってプリセットされて、カウント動作
を開始する。
Ｋをカウントするダウンカウンタ６及びパルス発生回路
８は、本発明のカウント手段に相当するものであり、図
３に示す如く構成され、図４に示す如く動作する。即
ち、ダウンカウンタ６は、図４に示す如く、デジタル制
御データＣＤＩの上位ビットデータＣＤＨによりカウン
ト値ｎが初期設定され、発振パルスＣＬＫによりカウン
トダウンを行い、そのカウント値が０になっているとき
に、検出信号ＴＣＰを発生するものであり、上位ビット
データＣＤＨの各ビットに対応した１段は、図３に示す
ように、マルチプレクサＭＰＸとＤフリップフロップＤ
−ＦＦの組みあわせで構成されている。そして、当該ダ
ウンカウンタ６は、検出信号ＴＣＰ出力後の最初の発振
パルスＣＬＫによってプリセットされて、カウント動作
を開始する。
【００２６】なお、このダウンカウンタ６の段数は、デ
ジタル制御データＣＤＩの上位ビットデータＣＤＨのビ
ット数に対応させればよいが、このダウンカウンタ６の
段数及び上位ビットデータＣＤＨのビット数を多くする
ことにより、当該装置の発振周期及び遅延時間をより広
い範囲に設定することができる。
ジタル制御データＣＤＩの上位ビットデータＣＤＨのビ
ット数に対応させればよいが、このダウンカウンタ６の
段数及び上位ビットデータＣＤＨのビット数を多くする
ことにより、当該装置の発振周期及び遅延時間をより広
い範囲に設定することができる。
【００２７】一方、パルス発生回路８は、図３に示す如
く、ダウンカウンタ６から出力される検出信号ＴＣＰを
インバータの１６段分の遅延時間で遅延させるディレイ
ラインＤＬと、このディレイラインＤＬを通過した信号
ＴＣＰＤと発振パルスＣＬＫとの論理積をとるアンドゲ
ートＡＮＤとから構成されており、図４に示す如く、検
出信号ＴＣＰＤが出力されているときにのみ、発振パル
スＣＬＫを取り込み、パルス信号ＤＩを出力する。
く、ダウンカウンタ６から出力される検出信号ＴＣＰを
インバータの１６段分の遅延時間で遅延させるディレイ
ラインＤＬと、このディレイラインＤＬを通過した信号
ＴＣＰＤと発振パルスＣＬＫとの論理積をとるアンドゲ
ートＡＮＤとから構成されており、図４に示す如く、検
出信号ＴＣＰＤが出力されているときにのみ、発振パル
スＣＬＫを取り込み、パルス信号ＤＩを出力する。
【００２８】次に、プログラム可能遅延線１０は、図５
に示す如く構成されており、上記パルス発生回路８から
出力されるパルス信号ＤＩに対して、デジタル制御デー
タＣＤＩの下位ビットデータＣＤＬ（ＣＤ１〜ＣＤ５）
に相当する時間の遅延を行い、遅延パルスＰＯを出力す
る。以下、このプログラム可能遅延線１０について詳し
く説明する。
に示す如く構成されており、上記パルス発生回路８から
出力されるパルス信号ＤＩに対して、デジタル制御デー
タＣＤＩの下位ビットデータＣＤＬ（ＣＤ１〜ＣＤ５）
に相当する時間の遅延を行い、遅延パルスＰＯを出力す
る。以下、このプログラム可能遅延線１０について詳し
く説明する。
【００２９】図５に示す如く、プログラム可能遅延線１
０は、入力信号を通過させる基本経路Ｋ１と、入力信号
を基本経路Ｋ１に対して所定の遅延時間だけ遅延して通
過させる遅延経路Ｋ２と、基本経路Ｋ１と遅延経路Ｋ２
とのいずれか一方を入力信号の経路として選択するマル
チプレクサＭＰＸと、からなる５つの遅延段１０ａ〜１
０ｅを縦続接続することにより構成されている。
０は、入力信号を通過させる基本経路Ｋ１と、入力信号
を基本経路Ｋ１に対して所定の遅延時間だけ遅延して通
過させる遅延経路Ｋ２と、基本経路Ｋ１と遅延経路Ｋ２
とのいずれか一方を入力信号の経路として選択するマル
チプレクサＭＰＸと、からなる５つの遅延段１０ａ〜１
０ｅを縦続接続することにより構成されている。
【００３０】そして、第１段目の遅延段１０ａは、基本
経路Ｋ１と遅延経路Ｋ２との入力信号の通過時間差が、
発振器４が発生する発振パルスＣＬＫの時間間隔の半分
の時間、即ちインバータＩＮＶの１６個分の時間になる
ように、基本経路Ｋ１に２個のインバータＩＮＶを設
け、遅延経路Ｋ２に１８個のインバータＩＮＶを設ける
ことにより構成されている。
経路Ｋ１と遅延経路Ｋ２との入力信号の通過時間差が、
発振器４が発生する発振パルスＣＬＫの時間間隔の半分
の時間、即ちインバータＩＮＶの１６個分の時間になる
ように、基本経路Ｋ１に２個のインバータＩＮＶを設
け、遅延経路Ｋ２に１８個のインバータＩＮＶを設ける
ことにより構成されている。
【００３１】また、第２段目の遅延段１０ｂは、基本経
路Ｋ１と遅延経路Ｋ２との入力信号の通過時間差が、発
振器４が発生する発振パルスＣＬＫの時間間隔の１／４
の時間、即ちインバータＩＮＶの８個分の時間になるよ
うに、基本経路Ｋ１に２個のインバータＩＮＶを設け、
遅延経路Ｋ２に１０個のインバータＩＮＶを設けること
により構成されている。
路Ｋ１と遅延経路Ｋ２との入力信号の通過時間差が、発
振器４が発生する発振パルスＣＬＫの時間間隔の１／４
の時間、即ちインバータＩＮＶの８個分の時間になるよ
うに、基本経路Ｋ１に２個のインバータＩＮＶを設け、
遅延経路Ｋ２に１０個のインバータＩＮＶを設けること
により構成されている。
【００３２】また、第３段目の遅延段１０ｃは、基本経
路Ｋ１と遅延経路Ｋ２との入力信号の通過時間差が、発
振器４が発生する発振パルスＣＬＫの時間間隔の１／８
の時間、即ちインバータＩＮＶの４個分の時間になるよ
うに、基本経路Ｋ１に２個のインバータＩＮＶを設け、
遅延経路Ｋ２に６個のインバータＩＮＶを設けることに
より構成されている。
路Ｋ１と遅延経路Ｋ２との入力信号の通過時間差が、発
振器４が発生する発振パルスＣＬＫの時間間隔の１／８
の時間、即ちインバータＩＮＶの４個分の時間になるよ
うに、基本経路Ｋ１に２個のインバータＩＮＶを設け、
遅延経路Ｋ２に６個のインバータＩＮＶを設けることに
より構成されている。
【００３３】また、第４段目の遅延段１０ｄは、基本経
路Ｋ１と遅延経路Ｋ２との入力信号の通過時間差が、発
振器４が発生する発振パルスＣＬＫの時間間隔の１／１
６の時間、即ちインバータＩＮＶの２個分の時間になる
ように、基本経路Ｋ１に２個のインバータＩＮＶを設
け、遅延経路Ｋ２に４個のインバータＩＮＶを設けるこ
とにより構成されている。
路Ｋ１と遅延経路Ｋ２との入力信号の通過時間差が、発
振器４が発生する発振パルスＣＬＫの時間間隔の１／１
６の時間、即ちインバータＩＮＶの２個分の時間になる
ように、基本経路Ｋ１に２個のインバータＩＮＶを設
け、遅延経路Ｋ２に４個のインバータＩＮＶを設けるこ
とにより構成されている。
【００３４】また最後に、第５段目の遅延段１０ｅは、
基本経路Ｋ１と遅延経路Ｋ２との遅延時間の差が、発振
器４が発生する発振パルスＣＬＫの時間間隔の１／３２
の時間、即ちインバータＩＮＶの１個分の時間になるよ
うに、基本経路Ｋ１に３個のインバータＩＮＶを設け、
遅延経路Ｋ２に２個のインバータＩＮＶと遅延時間が他
のインバータＩＮＶに比べて２倍に設定されたインバー
タＩＮＶ２とを設けることにより構成されている。
基本経路Ｋ１と遅延経路Ｋ２との遅延時間の差が、発振
器４が発生する発振パルスＣＬＫの時間間隔の１／３２
の時間、即ちインバータＩＮＶの１個分の時間になるよ
うに、基本経路Ｋ１に３個のインバータＩＮＶを設け、
遅延経路Ｋ２に２個のインバータＩＮＶと遅延時間が他
のインバータＩＮＶに比べて２倍に設定されたインバー
タＩＮＶ２とを設けることにより構成されている。
【００３５】つまり、上記各遅延段１０ａ〜１０ｅにお
いて、基本経路Ｋ１と遅延経路Ｋ２との入力信号の通過
時間差は、夫々、最小の通過時間差をインバータＩＮＶ
１個分の遅延時間として、その２のｎ乗倍（ｎ：４，
３，２，１，０）となるように設定されている。
いて、基本経路Ｋ１と遅延経路Ｋ２との入力信号の通過
時間差は、夫々、最小の通過時間差をインバータＩＮＶ
１個分の遅延時間として、その２のｎ乗倍（ｎ：４，
３，２，１，０）となるように設定されている。
【００３６】なお、このように、各遅延段１０ａ〜１０
ｅにおいて、基本経路Ｋ１と遅延経路Ｋ２との入力信号
の通過時間差が、インバータＩＮＶ１個分の遅延時間に
対して２のｎ乗倍となるように設定するには、基本経路
Ｋ１にインバータＩＮＶを設けなくてもよいが、本実施
例では、各基本経路Ｋ１に２個のインバータＩＮＶを挿
入している。
ｅにおいて、基本経路Ｋ１と遅延経路Ｋ２との入力信号
の通過時間差が、インバータＩＮＶ１個分の遅延時間に
対して２のｎ乗倍となるように設定するには、基本経路
Ｋ１にインバータＩＮＶを設けなくてもよいが、本実施
例では、各基本経路Ｋ１に２個のインバータＩＮＶを挿
入している。
【００３７】これは、各遅延段１０ａ〜１０ｅにおい
て、分岐によって生じるインバータＩＮＶの遅延時間の
インバータＩＮＶを直列接続した場合の遅延時間からの
変動と、マルチプレクサＭＰＸへの入力によって生じる
インバータＩＮＶの遅延時間の変動を取り除くためであ
る。
て、分岐によって生じるインバータＩＮＶの遅延時間の
インバータＩＮＶを直列接続した場合の遅延時間からの
変動と、マルチプレクサＭＰＸへの入力によって生じる
インバータＩＮＶの遅延時間の変動を取り除くためであ
る。
【００３８】つまり、基本経路Ｋ１の分岐点Ｂ１側及び
マルチプレクサＭＰＸ側に夫々インバータＩＮＶを１個
挿入し、同様に、遅延経路Ｋ２の分岐点Ｂ１側及びマル
チプレクサＭＰＸ側にもインバータＩＮＶを１個挿入す
ることにより、マルチプレクサＭＰＸにより基本経路Ｋ
１が選択されたときの入力信号の通過時間と遅延経路Ｋ
２が選択されたときの入力信号の通過時間との差が、遅
延経路Ｋ２の分岐点Ｂ１側及びマルチプレクサＭＰＸ側
のインバータＩＮＶを除く中間のインバータＩＮＶの遅
延時間となるようにしているのである。
マルチプレクサＭＰＸ側に夫々インバータＩＮＶを１個
挿入し、同様に、遅延経路Ｋ２の分岐点Ｂ１側及びマル
チプレクサＭＰＸ側にもインバータＩＮＶを１個挿入す
ることにより、マルチプレクサＭＰＸにより基本経路Ｋ
１が選択されたときの入力信号の通過時間と遅延経路Ｋ
２が選択されたときの入力信号の通過時間との差が、遅
延経路Ｋ２の分岐点Ｂ１側及びマルチプレクサＭＰＸ側
のインバータＩＮＶを除く中間のインバータＩＮＶの遅
延時間となるようにしているのである。
【００３９】次に、各遅延段１０ａ〜１０ｅのマルチプ
レクサＭＰＸは、ｎチャネルｐチャネルのＭＯＳトラン
ジスタにより構成されており、第１段目の遅延段１０ａ
のマルチプレクサＭＰＸには、下位ビットデータＣＤＬ
の最上位ビットデータが、第２段目の遅延段１０ｂのマ
ルチプレクサＭＰＸには、下位ビットデータＣＤＬの上
位２ビット目のデータが、第３段目の遅延段１０ｃのマ
ルチプレクサＭＰＸには、下位ビットデータＣＤＬの上
位３ビット目のデータが、第４段目の遅延段１０ｄのマ
ルチプレクサＭＰＸには、下位ビットデータＣＤＬの上
位４ビット目のデータが、第５段目の遅延段１０ｅのマ
ルチプレクサＭＰＸには、下位ビットデータＣＤＬの最
下位ビットデータが、夫々、入力される。
レクサＭＰＸは、ｎチャネルｐチャネルのＭＯＳトラン
ジスタにより構成されており、第１段目の遅延段１０ａ
のマルチプレクサＭＰＸには、下位ビットデータＣＤＬ
の最上位ビットデータが、第２段目の遅延段１０ｂのマ
ルチプレクサＭＰＸには、下位ビットデータＣＤＬの上
位２ビット目のデータが、第３段目の遅延段１０ｃのマ
ルチプレクサＭＰＸには、下位ビットデータＣＤＬの上
位３ビット目のデータが、第４段目の遅延段１０ｄのマ
ルチプレクサＭＰＸには、下位ビットデータＣＤＬの上
位４ビット目のデータが、第５段目の遅延段１０ｅのマ
ルチプレクサＭＰＸには、下位ビットデータＣＤＬの最
下位ビットデータが、夫々、入力される。
【００４０】そして、各マルチプレクサＭＰＸは、その
入力データが「０」であるとき基本経路Ｋ１を選択し、
入力データが「１」であるとき遅延経路Ｋ２を選択す
る。従って、当該プログラム可能遅延線１０において
は、遅延時間を、インバータＩＮＶの１個分の遅延時間
を１単位として、下位ビットデータＣＤＬに応じて、３
２段階に切り換えることができるようになる。
入力データが「０」であるとき基本経路Ｋ１を選択し、
入力データが「１」であるとき遅延経路Ｋ２を選択す
る。従って、当該プログラム可能遅延線１０において
は、遅延時間を、インバータＩＮＶの１個分の遅延時間
を１単位として、下位ビットデータＣＤＬに応じて、３
２段階に切り換えることができるようになる。
【００４１】また次に、本実施例のプログラム可能遅延
線１０において、遅延段１０ａ〜１０ｄのマルチプレク
サＭＰＸの出力端から次の遅延段１０ｂ〜１０ｅの分岐
点Ｂ２〜Ｂ５までの信号経路上には、夫々、分岐によっ
て生じる負荷の増加に対応して駆動能力を徐々に大きく
設定した、発振器４内の出力用インバータと同様の、３
個のインバータＩＮＶａ，ＩＮＶｂ，ＩＮＶｃが設けら
れている。
線１０において、遅延段１０ａ〜１０ｄのマルチプレク
サＭＰＸの出力端から次の遅延段１０ｂ〜１０ｅの分岐
点Ｂ２〜Ｂ５までの信号経路上には、夫々、分岐によっ
て生じる負荷の増加に対応して駆動能力を徐々に大きく
設定した、発振器４内の出力用インバータと同様の、３
個のインバータＩＮＶａ，ＩＮＶｂ，ＩＮＶｃが設けら
れている。
【００４２】従って、各遅延段１０ａ〜１０ｅの各分岐
点Ｂ１〜Ｂ５の間には、５個のインバータが存在するこ
ととなり、各分岐点Ｂ１〜Ｂ５において、信号の立上が
りと立下がりとが交互に存在するようになる。このた
め、各マルチプレクサＭＰＸのもつ遅延特性（立ち上が
り信号と立ち下がり信号に対する遅延時間の相違）を、
プログラム可能遅延線１０全体で相殺することが可能と
なる。
点Ｂ１〜Ｂ５の間には、５個のインバータが存在するこ
ととなり、各分岐点Ｂ１〜Ｂ５において、信号の立上が
りと立下がりとが交互に存在するようになる。このた
め、各マルチプレクサＭＰＸのもつ遅延特性（立ち上が
り信号と立ち下がり信号に対する遅延時間の相違）を、
プログラム可能遅延線１０全体で相殺することが可能と
なる。
【００４３】また、第５段目の遅延段１０ｅの出力側に
は、インバータＩＮＶが１個設けられている。このイン
バータＩＮＶは、当該プログラム可能遅延線１０から、
パルス発生回路８から出力されるパルス信号ＤＩと同一
極性の信号を遅延パルスＰＯを出力させるためのもので
ある。即ち、本実施例では、第５段目の遅延段１０ｅの
出力側にインバータＩＮＶを１個設けることにより、各
遅延段１０ａ〜１０ｅにていずれの経路が選択されて
も、入力信号（即ちパルス信号ＤＩ）が通過するインバ
ータの個数が偶数になるようにしている。
は、インバータＩＮＶが１個設けられている。このイン
バータＩＮＶは、当該プログラム可能遅延線１０から、
パルス発生回路８から出力されるパルス信号ＤＩと同一
極性の信号を遅延パルスＰＯを出力させるためのもので
ある。即ち、本実施例では、第５段目の遅延段１０ｅの
出力側にインバータＩＮＶを１個設けることにより、各
遅延段１０ａ〜１０ｅにていずれの経路が選択されて
も、入力信号（即ちパルス信号ＤＩ）が通過するインバ
ータの個数が偶数になるようにしている。
【００４４】なお、第５段目の遅延段１０ｅにおいて、
基本経路Ｋ１のインバータＩＮＶの個数を３個とし、遅
延経路Ｋ２を２個のインバータＩＮＶとインバータＩＮ
Ｖに対して２倍の遅延時間を有するインバータＩＮＶ２
とにより構成したのも、これと同様の理由による。
基本経路Ｋ１のインバータＩＮＶの個数を３個とし、遅
延経路Ｋ２を２個のインバータＩＮＶとインバータＩＮ
Ｖに対して２倍の遅延時間を有するインバータＩＮＶ２
とにより構成したのも、これと同様の理由による。
【００４５】即ち、本実施例のようにパルス信号ＤＩの
通過経路を基本経路Ｋ１と遅延経路Ｋ２とのいずれかに
切り換えて遅延時間を制御する場合、各遅延段１０ａ〜
１０ｅにおいて、基本経路Ｋ１を構成するインバータの
個数と遅延経路Ｋ２を構成するインバータの個数との奇
・偶が異なっていると、経路切換時の遅延パルスＰＯの
極性が異なり、遅延線として正常に動作しないことか
ら、本実施例では、第５段目の遅延段１０ｅにおいて、
基本経路Ｋ１と遅延経路Ｋ２とのインバータの個数を同
じ奇数（３個）にして、いずれの経路を選択しても同じ
極性の信号を出力できるようにつつ、各経路の入力信号
の通過時間差がインバータＩＮＶの１個分の遅延時間に
なるようにしているのである。
通過経路を基本経路Ｋ１と遅延経路Ｋ２とのいずれかに
切り換えて遅延時間を制御する場合、各遅延段１０ａ〜
１０ｅにおいて、基本経路Ｋ１を構成するインバータの
個数と遅延経路Ｋ２を構成するインバータの個数との奇
・偶が異なっていると、経路切換時の遅延パルスＰＯの
極性が異なり、遅延線として正常に動作しないことか
ら、本実施例では、第５段目の遅延段１０ｅにおいて、
基本経路Ｋ１と遅延経路Ｋ２とのインバータの個数を同
じ奇数（３個）にして、いずれの経路を選択しても同じ
極性の信号を出力できるようにつつ、各経路の入力信号
の通過時間差がインバータＩＮＶの１個分の遅延時間に
なるようにしているのである。
【００４６】また次に、プログラム可能遅延線１０を構
成する上記各インバータには、発振器４を構成している
インバータと同じ特性のものが用いられている。このた
め、温度変化等に伴う発振器４の出力変動とプログラム
可能遅延線１０の出力変動とが一致し、発振周期や遅延
時間の温度補正を簡単に行なうことができる。なお、こ
の補正方法等については、後述する。
成する上記各インバータには、発振器４を構成している
インバータと同じ特性のものが用いられている。このた
め、温度変化等に伴う発振器４の出力変動とプログラム
可能遅延線１０の出力変動とが一致し、発振周期や遅延
時間の温度補正を簡単に行なうことができる。なお、こ
の補正方法等については、後述する。
【００４７】一方、データラッチ回路２は、図６に示す
如く、プログラム可能遅延線１０から出力される遅延パ
ルスＰＯの立上がりタイミングでデジタル制御データＣ
ＤＩの各ビットデータを夫々ラッチする、デジタル制御
データＣＤＩのビット数に対応した個数のＤフリップフ
ロップＤ−ＦＦからなるラッチ回路２ａと、インバータ
ＩＮＶを介してプログラム可能遅延線１０からの遅延パ
ルスＰＯを受け、遅延パルスＰＯの立下がりタイミング
で、ラッチ回路２ａ内にてデジタル制御データＣＤＩの
下位５ビットをラッチしたＤフリップフロップＤ−ＦＦ
の出力をラッチする５個のＤフリップフロップＤ−ＦＦ
からなるラッチ回路２ｂとから構成されており、ラッチ
回路２ｂを構成する５個のＤフリップフロップＤ−ＦＦ
の出力をデジタル制御データＣＤＩの下位ビットデータ
ＣＤＬとして出力し、ラッチ回路２ａを構成するＤフリ
ップフロップＤ−ＦＦの内、デジタル制御データＣＤＩ
の下位５ビット分を除くＤフリップフロップＤ−ＦＦの
出力をデジタル制御データＣＤＩの上位ビットデータＣ
ＤＨとして出力する。
如く、プログラム可能遅延線１０から出力される遅延パ
ルスＰＯの立上がりタイミングでデジタル制御データＣ
ＤＩの各ビットデータを夫々ラッチする、デジタル制御
データＣＤＩのビット数に対応した個数のＤフリップフ
ロップＤ−ＦＦからなるラッチ回路２ａと、インバータ
ＩＮＶを介してプログラム可能遅延線１０からの遅延パ
ルスＰＯを受け、遅延パルスＰＯの立下がりタイミング
で、ラッチ回路２ａ内にてデジタル制御データＣＤＩの
下位５ビットをラッチしたＤフリップフロップＤ−ＦＦ
の出力をラッチする５個のＤフリップフロップＤ−ＦＦ
からなるラッチ回路２ｂとから構成されており、ラッチ
回路２ｂを構成する５個のＤフリップフロップＤ−ＦＦ
の出力をデジタル制御データＣＤＩの下位ビットデータ
ＣＤＬとして出力し、ラッチ回路２ａを構成するＤフリ
ップフロップＤ−ＦＦの内、デジタル制御データＣＤＩ
の下位５ビット分を除くＤフリップフロップＤ−ＦＦの
出力をデジタル制御データＣＤＩの上位ビットデータＣ
ＤＨとして出力する。
【００４８】即ち、データラッチ回路２は、図７に示す
如く、ラッチ回路２ａが、遅延パルスＰＯの立上がりタ
イミングで、デジタル制御データＣＤＩをラッチし、ラ
ッチ回路２ｂが、遅延パルスＰＯの立下がりタイミング
で、ラッチ回路２ａがラッチしたデジタル制御データＣ
ＤＩの内の下位ビットデータＣＤＬをラッチすることに
より、各ラッチ回路２ａ，２ｂが、デジタル制御データ
ＣＤＩの上位ビットデータＣＤＨ，下位ビットデータＣ
ＤＬを夫々出力する。
如く、ラッチ回路２ａが、遅延パルスＰＯの立上がりタ
イミングで、デジタル制御データＣＤＩをラッチし、ラ
ッチ回路２ｂが、遅延パルスＰＯの立下がりタイミング
で、ラッチ回路２ａがラッチしたデジタル制御データＣ
ＤＩの内の下位ビットデータＣＤＬをラッチすることに
より、各ラッチ回路２ａ，２ｂが、デジタル制御データ
ＣＤＩの上位ビットデータＣＤＨ，下位ビットデータＣ
ＤＬを夫々出力する。
【００４９】次に、出力回路１２は、図８（ａ）に示す
如く構成され、図８（ｂ）に示す如く動作する。即ち、
出力回路１２は、プログラム可能遅延線１０からの遅延
パルスＰＯにより出力レベルが反転するトグルフリップ
フロップＴ−ＦＦと、外部から入力される選択信号ＳＥ
Ｏにより、遅延パルスＰＯをそのまま出力パルスＰOUT
として出力するか、トグルフリップフロップＴ−ＦＦに
て生成されたパルスデューティが５０％の信号ＰＱを出
力パルスＰOUT として出力するかを選択するマルチプレ
クサからなるセレクタ１２ａと、により構成されてい
る。
如く構成され、図８（ｂ）に示す如く動作する。即ち、
出力回路１２は、プログラム可能遅延線１０からの遅延
パルスＰＯにより出力レベルが反転するトグルフリップ
フロップＴ−ＦＦと、外部から入力される選択信号ＳＥ
Ｏにより、遅延パルスＰＯをそのまま出力パルスＰOUT
として出力するか、トグルフリップフロップＴ−ＦＦに
て生成されたパルスデューティが５０％の信号ＰＱを出
力パルスＰOUT として出力するかを選択するマルチプレ
クサからなるセレクタ１２ａと、により構成されてい
る。
【００５０】これは、遅延パルスＰＯをそのまま出力パ
ルスＰOUT として出力すると、出力パルスＰOUT のパル
ス巾が余りにも微小すぎて、この出力パルスＰOUT を受
ける回路負荷が大きい場合に、出力パルスＰOUT の立ち
上がりがなまって、信号が消失することがあるためであ
る。つまり、このような場合に、トグルフリップフロッ
プＴ−ＦＦを選択することにより、遅延パルスＰＯの微
小なパルス巾を、パルス巾の広いパルス信号ＰＱに変換
して、出力できるようにしているのである。
ルスＰOUT として出力すると、出力パルスＰOUT のパル
ス巾が余りにも微小すぎて、この出力パルスＰOUT を受
ける回路負荷が大きい場合に、出力パルスＰOUT の立ち
上がりがなまって、信号が消失することがあるためであ
る。つまり、このような場合に、トグルフリップフロッ
プＴ−ＦＦを選択することにより、遅延パルスＰＯの微
小なパルス巾を、パルス巾の広いパルス信号ＰＱに変換
して、出力できるようにしているのである。
【００５１】なお、トグルフリップフロップＴ−ＦＦを
選択した状態で、デジタル制御データＣＤＩを変更する
と、このデジタル制御データＣＤＩに応じてパルス信号
ＰＱのパルス幅を任意に変更することもできる。次に、
上記のように構成された本実施例のデジタル制御発振装
置の動作を、図９に示すタイムチャートを用いて説明す
る。
選択した状態で、デジタル制御データＣＤＩを変更する
と、このデジタル制御データＣＤＩに応じてパルス信号
ＰＱのパルス幅を任意に変更することもできる。次に、
上記のように構成された本実施例のデジタル制御発振装
置の動作を、図９に示すタイムチャートを用いて説明す
る。
【００５２】図９に示す如く、制御パルスＰＴを初期状
態（ＰＴ＝０）から立ち上げると、制御パルスＰＴが発
振器４のリングオシレータを周回することにより、発振
器４から、インバータＩＮＶの３２個分の遅延時間に相
当する所定の時間間隔で発振パルスＣＬＫが出力され、
ダウンカウンタ６がこの発振パルスのダウンカウントを
行う。
態（ＰＴ＝０）から立ち上げると、制御パルスＰＴが発
振器４のリングオシレータを周回することにより、発振
器４から、インバータＩＮＶの３２個分の遅延時間に相
当する所定の時間間隔で発振パルスＣＬＫが出力され、
ダウンカウンタ６がこの発振パルスのダウンカウントを
行う。
【００５３】そして例えば当該装置にデジタル制御デー
タＣＤＩとして、上位ビットデータが「０００１１」，
下位ビットデータが「０００００」となるデジタル制御
データ「０００１１０００００」が入力されている場合
には、ダウンカウンタ６に、カウント値として値「３」
がセットされるため、ダウンカウンタ６は、発振器４か
ら発振パルスＣＬＫが３個出力されたときに、検出信号
ＴＣＰを出力し、パルス発生回路８からはその次に発振
器４から出力される発振パルスＣＬＫに同期したパルス
信号ＤＩが出力される。なお、ダウンカウンタ６は、検
出信号ＴＣＰ出力後の最初の発振パルスＣＬＫによって
プリセットされるため、このパルス信号ＤＩと同期した
タイミングでプリセットされることとなる。
タＣＤＩとして、上位ビットデータが「０００１１」，
下位ビットデータが「０００００」となるデジタル制御
データ「０００１１０００００」が入力されている場合
には、ダウンカウンタ６に、カウント値として値「３」
がセットされるため、ダウンカウンタ６は、発振器４か
ら発振パルスＣＬＫが３個出力されたときに、検出信号
ＴＣＰを出力し、パルス発生回路８からはその次に発振
器４から出力される発振パルスＣＬＫに同期したパルス
信号ＤＩが出力される。なお、ダウンカウンタ６は、検
出信号ＴＣＰ出力後の最初の発振パルスＣＬＫによって
プリセットされるため、このパルス信号ＤＩと同期した
タイミングでプリセットされることとなる。
【００５４】次に、パルス発生回路８から出力されたパ
ルス信号ＤＩは、プログラム可能遅延線１０にて、所定
時間遅延され、遅延パルスＰＯとして出力される。上記
のように下位ビットデータが「０００００」である場合
には、プログラム可能遅延線１０の全遅延段１０ａ〜１
０ｅにおいて基本経路Ｋ１が選択されるため、プログラ
ム可能遅延線１０の遅延時間は最短となる。そしてこの
遅延パルスＰＯは、出力回路１２に入力されて、出力パ
ルスＰOUT として外部に出力される。
ルス信号ＤＩは、プログラム可能遅延線１０にて、所定
時間遅延され、遅延パルスＰＯとして出力される。上記
のように下位ビットデータが「０００００」である場合
には、プログラム可能遅延線１０の全遅延段１０ａ〜１
０ｅにおいて基本経路Ｋ１が選択されるため、プログラ
ム可能遅延線１０の遅延時間は最短となる。そしてこの
遅延パルスＰＯは、出力回路１２に入力されて、出力パ
ルスＰOUT として外部に出力される。
【００５５】一方、この遅延パルスＰＯは、フィードバ
ック回路１４にも入力される。フィードバック回路１４
は、パルス発生回路８から出力されるパルス信号ＤＩに
よりリセットされ、プログラム可能遅延線１０から出力
される遅延パルスＰＯによりセットされるため、フィー
ドバック回路１４から出力される発振動作制御信号ＰＳ
は、パルス信号ＤＩの立上がりから遅延パルスＰＯの立
上がりに同期してLowレベルとなる。
ック回路１４にも入力される。フィードバック回路１４
は、パルス発生回路８から出力されるパルス信号ＤＩに
よりリセットされ、プログラム可能遅延線１０から出力
される遅延パルスＰＯによりセットされるため、フィー
ドバック回路１４から出力される発振動作制御信号ＰＳ
は、パルス信号ＤＩの立上がりから遅延パルスＰＯの立
上がりに同期してLowレベルとなる。
【００５６】そして、図９に示す如く、セレクタ１６に
Highレベルの選択信号ＳＥＭＤが入力されている場合、
つまり選択信号ＳＥＭＤにより当該装置の動作モードが
発振装置として選択されている場合には、このフィード
バック回路１４からの発振動作制御信号ＰＳが制御パル
スとして発振器４に入力されることから、発振動作制御
信号ＰＳがLow レベルになっている間、発振器４の発振
動作は停止し、遅延パルスＰＯの立上がり後、再度上記
と同様の動作を実行する。
Highレベルの選択信号ＳＥＭＤが入力されている場合、
つまり選択信号ＳＥＭＤにより当該装置の動作モードが
発振装置として選択されている場合には、このフィード
バック回路１４からの発振動作制御信号ＰＳが制御パル
スとして発振器４に入力されることから、発振動作制御
信号ＰＳがLow レベルになっている間、発振器４の発振
動作は停止し、遅延パルスＰＯの立上がり後、再度上記
と同様の動作を実行する。
【００５７】このように本実施例のデジタル制御発振装
置によれば、外部から入力する選択信号ＳＥＭＤによ
り、動作モードを、出力パルスＰOUT の出力周期をデジ
タル制御可能な発振装置として動作するモードと、制御
パルスＰＴが入力された後出力パルスＰOUT を出力する
までの時間（遅延時間）をデジタル制御可能な遅延装置
として動作するモードとに切り換えることができる。
置によれば、外部から入力する選択信号ＳＥＭＤによ
り、動作モードを、出力パルスＰOUT の出力周期をデジ
タル制御可能な発振装置として動作するモードと、制御
パルスＰＴが入力された後出力パルスＰOUT を出力する
までの時間（遅延時間）をデジタル制御可能な遅延装置
として動作するモードとに切り換えることができる。
【００５８】また出力パルスＰOUT の出力周期及び遅延
時間は、プログラム可能遅延線１０の時間分解能によ
り、インバータＩＮＶの１段当りの反転動作時間を１単
位として変更することができると共に、ダウンカウンタ
６がカウントする発振パルスＣＬＫの個数により広範囲
にわたって制御できる。
時間は、プログラム可能遅延線１０の時間分解能によ
り、インバータＩＮＶの１段当りの反転動作時間を１単
位として変更することができると共に、ダウンカウンタ
６がカウントする発振パルスＣＬＫの個数により広範囲
にわたって制御できる。
【００５９】このため、例えば、発振器４及びプログラ
ム可能遅延線１０を構成する反転回路（インバータ）の
反転動作時間を約２００ｐｓとすれば、遅延時間及び発
振周波数を、２００ｐｓの時間分解能で、夫々、数ｎｓ
〜数ｓ以上，数十ＭＨｚ〜数Ｈｚ以上の広範囲で制御す
ることができるようになる。
ム可能遅延線１０を構成する反転回路（インバータ）の
反転動作時間を約２００ｐｓとすれば、遅延時間及び発
振周波数を、２００ｐｓの時間分解能で、夫々、数ｎｓ
〜数ｓ以上，数十ＭＨｚ〜数Ｈｚ以上の広範囲で制御す
ることができるようになる。
【００６０】なお、本実施例では、プログラム可能遅延
線１０において、デジタル制御可能な遅延時間の最小単
位を、インバータＩＮＶの１個分の遅延時間となるよう
に構成したが、プログラム可能遅延線１０に、更に第６
段目の遅延段として、図１０に示す如く、基本経路Ｋ１
に１個のインバータＩＮＶを設け、遅延経路Ｋ２にイン
バータＩＮＶの遅延時間ＴD の１．５倍の遅延時間を有
するインバータＩＮＶ３を１個設けた遅延段１０ｆを追
加し、この遅延段１０ｆのマルチプレクサＭＰＸに下位
ビットデータＣＤＬの最下位ビットデータＬＳＢを入力
するようにすれば、プログラム可能遅延線において制御
可能な遅延時間の最小単位を、インバータＩＮＶの遅延
時間の１／２にすることができ、装置の時間分解能をよ
り小さくすることが可能となる。なお、この場合、プロ
グラム可能遅延線に入力する下位ビットデータＣＤＬ
を、デジタル制御データＣＤＩの下位６ビット分にする
必要はある。
線１０において、デジタル制御可能な遅延時間の最小単
位を、インバータＩＮＶの１個分の遅延時間となるよう
に構成したが、プログラム可能遅延線１０に、更に第６
段目の遅延段として、図１０に示す如く、基本経路Ｋ１
に１個のインバータＩＮＶを設け、遅延経路Ｋ２にイン
バータＩＮＶの遅延時間ＴD の１．５倍の遅延時間を有
するインバータＩＮＶ３を１個設けた遅延段１０ｆを追
加し、この遅延段１０ｆのマルチプレクサＭＰＸに下位
ビットデータＣＤＬの最下位ビットデータＬＳＢを入力
するようにすれば、プログラム可能遅延線において制御
可能な遅延時間の最小単位を、インバータＩＮＶの遅延
時間の１／２にすることができ、装置の時間分解能をよ
り小さくすることが可能となる。なお、この場合、プロ
グラム可能遅延線に入力する下位ビットデータＣＤＬ
を、デジタル制御データＣＤＩの下位６ビット分にする
必要はある。
【００６１】また上記のように本実施例のデジタル制御
発振装置によれば、デジタル制御データＣＤＩによっ
て、発振周波数や遅延時間を設定することができるが、
その発振周波数や遅延時間は、発振器４及びプログラム
可能遅延線１０を構成している反転回路の動作時間によ
り決定されるため、その反転回路の動作時間が変化する
と、デジタル制御データＣＤＩに対応して発振周波数や
遅延時間を正確に制御できなくなってしまう。
発振装置によれば、デジタル制御データＣＤＩによっ
て、発振周波数や遅延時間を設定することができるが、
その発振周波数や遅延時間は、発振器４及びプログラム
可能遅延線１０を構成している反転回路の動作時間によ
り決定されるため、その反転回路の動作時間が変化する
と、デジタル制御データＣＤＩに対応して発振周波数や
遅延時間を正確に制御できなくなってしまう。
【００６２】しかし本実施例のデジタル制御発振装置
は、発振周期や遅延時間をデジタル制御可能であるた
め、当該装置からの出力パルスＰOUT の出力周期と、水
晶発振器等の基準発振器からの出力信号の出力周期とを
比較して、その割合に応じた補正データを予め設定して
おき、この補正データにより外部から入力されるデジタ
ルデータＣＤＩを補正してデータラッチ回路２に入力す
るようにすれば、発振周波数や遅延時間を簡単，且つ確
実に補正することができるようになる。以下、この補正
データを求めるための補正データ演算装置の一例につい
て、図１１及び図１２を用いて説明する。
は、発振周期や遅延時間をデジタル制御可能であるた
め、当該装置からの出力パルスＰOUT の出力周期と、水
晶発振器等の基準発振器からの出力信号の出力周期とを
比較して、その割合に応じた補正データを予め設定して
おき、この補正データにより外部から入力されるデジタ
ルデータＣＤＩを補正してデータラッチ回路２に入力す
るようにすれば、発振周波数や遅延時間を簡単，且つ確
実に補正することができるようになる。以下、この補正
データを求めるための補正データ演算装置の一例につい
て、図１１及び図１２を用いて説明する。
【００６３】図１１（ａ）に示す如く、この補正データ
演算装置は、入力パルスの位相差を符号化するパルス位
相差符号化回路８１，８２と、パルス位相差符号化回路
８１，８２からの符号化データに基づき補正データＤｏ
を算出する補正値演算回路８３とから構成されており、
一方のパルス位相差符号化回路８１には、水晶発振器等
の基準発振器からの基準パルスＰＡと上記実施例のデジ
タル制御発振装置からの出力パルスＰOUT とを入力し、
他方のパルス位相差符号化回路８２には、水晶発振器等
の基準発振器からの基準パルスＰＡとこの基準パルスＰ
Ａを一定時間遅延させた基準パルスＰＢとを入力するよ
うにされている。尚パルス位相差符号化回路８１に入力
する出力パルスＰOUT は、デジタル制御発振装置を、発
振周期が基準パルスＰＡと同じ周期となるようにデジタ
ルデータＣＤＩを入力して、発振装置として動作させた
ときの信号である。
演算装置は、入力パルスの位相差を符号化するパルス位
相差符号化回路８１，８２と、パルス位相差符号化回路
８１，８２からの符号化データに基づき補正データＤｏ
を算出する補正値演算回路８３とから構成されており、
一方のパルス位相差符号化回路８１には、水晶発振器等
の基準発振器からの基準パルスＰＡと上記実施例のデジ
タル制御発振装置からの出力パルスＰOUT とを入力し、
他方のパルス位相差符号化回路８２には、水晶発振器等
の基準発振器からの基準パルスＰＡとこの基準パルスＰ
Ａを一定時間遅延させた基準パルスＰＢとを入力するよ
うにされている。尚パルス位相差符号化回路８１に入力
する出力パルスＰOUT は、デジタル制御発振装置を、発
振周期が基準パルスＰＡと同じ周期となるようにデジタ
ルデータＣＤＩを入力して、発振装置として動作させた
ときの信号である。
【００６４】また上記各パルス位相差符号化回路８１，
８２は、図１２に示す如く、オアゲート，ナンドゲー
ト，及び偶数個のインバータをリング状に連結したリン
グ遅延パルス発生回路８４と、カウンタ８６と、パルス
セレクタ８８と、エンコーダ９０とから構成されてい
る。このパルス位相差符号化回路８１，８２は、本願出
願人が特願平２−１５８６５号等にて先に提案した回路
であり、次のように動作する。
８２は、図１２に示す如く、オアゲート，ナンドゲー
ト，及び偶数個のインバータをリング状に連結したリン
グ遅延パルス発生回路８４と、カウンタ８６と、パルス
セレクタ８８と、エンコーダ９０とから構成されてい
る。このパルス位相差符号化回路８１，８２は、本願出
願人が特願平２−１５８６５号等にて先に提案した回路
であり、次のように動作する。
【００６５】即ち上記各パルス位相差符号化回路８１，
８２においては、リング遅延パルス発生回路８４のオア
ゲートの入力端に基準パルスＰＡが与えられる。すると
リング遅延パルス発生回路８４の途中から、その基準パ
ルスＰＡが通過したインバータの段数によって遅延時間
が決まるところの複数の遅延パルスが出力され、パルス
セレクタ８８に入力される。またパルスセレクタ８８に
は、もう一つの入力パルスＰOUT 又はＰＢが入力され、
このパルスＰOUT 又はＰＢが入力されると、基準パルス
ＰＡが達している段のリング遅延パルス発生回路８４か
らの入力だけをパルスセレクタ８８が選択し、この選択
された入力に対応する信号をエンコーダ９０に出力す
る。するとエンコーダ９０からはその入力に対応する２
進数デジタル信号が出力される。またリング遅延パルス
発生回路８４の最終段のインバータ出力はオアゲートに
接続されているため、リングを構成している全回路によ
る遅延時間を伴って、基準パルスＰＡがオアゲートに戻
り、この結果、基準パルスＰＡはリング遅延パルス発生
回路８４内を周回する。カウンタ８６はこの周回回数を
カウントするために、最終段のインバータ出力に接続さ
れており、そのカウント結果をエンコーダ９０の出力の
上位ビットとして出力する。
８２においては、リング遅延パルス発生回路８４のオア
ゲートの入力端に基準パルスＰＡが与えられる。すると
リング遅延パルス発生回路８４の途中から、その基準パ
ルスＰＡが通過したインバータの段数によって遅延時間
が決まるところの複数の遅延パルスが出力され、パルス
セレクタ８８に入力される。またパルスセレクタ８８に
は、もう一つの入力パルスＰOUT 又はＰＢが入力され、
このパルスＰOUT 又はＰＢが入力されると、基準パルス
ＰＡが達している段のリング遅延パルス発生回路８４か
らの入力だけをパルスセレクタ８８が選択し、この選択
された入力に対応する信号をエンコーダ９０に出力す
る。するとエンコーダ９０からはその入力に対応する２
進数デジタル信号が出力される。またリング遅延パルス
発生回路８４の最終段のインバータ出力はオアゲートに
接続されているため、リングを構成している全回路によ
る遅延時間を伴って、基準パルスＰＡがオアゲートに戻
り、この結果、基準パルスＰＡはリング遅延パルス発生
回路８４内を周回する。カウンタ８６はこの周回回数を
カウントするために、最終段のインバータ出力に接続さ
れており、そのカウント結果をエンコーダ９０の出力の
上位ビットとして出力する。
【００６６】この結果、図１１（ｂ）に示す如く、上記
各パルス位相差符号化回路８１，８２からの出力によ
り、パルスＰＡとＰOUT ，又はパルスＰＡとＰＢの時間
差が、デジタル値ＤAO又はＤABとして得られることとな
る。尚上記パルス位相差符号化回路８１，８２の構成等
については、特願平２−１５８６５号等に詳述されてい
るため、これ以上の説明は省略する。
各パルス位相差符号化回路８１，８２からの出力によ
り、パルスＰＡとＰOUT ，又はパルスＰＡとＰＢの時間
差が、デジタル値ＤAO又はＤABとして得られることとな
る。尚上記パルス位相差符号化回路８１，８２の構成等
については、特願平２−１５８６５号等に詳述されてい
るため、これ以上の説明は省略する。
【００６７】このようにパルス位相差符号化回路８１に
より、デジタル制御発振装置からの出力パルスＰOUT と
水晶発振器等の基準発振器からの基準パルスＰＡとの時
間差を表すデジタル値ＤAOが得られ、パルス位相差符号
化回路８２により、基準パルスＰＡと基準パルスＰＢと
の時間差を表すデジタル値ＤABが得られる。そしてこう
して得られたデジタル値ＤAB，ＤAOの内、デジタル値Ｄ
ABは同じ周期の基準パルスＰＡ，ＰＢの入力時間差を表
すものであり、その時間差も既知であるため、得られた
デジタル値ＤABは基準時間データとして使用することが
できる。一方デジタル値ＤAOは、単に基準パルスＰＡの
立上がりと出力パルスＰOUT の立上がりの時間差を表す
ものであるため、このデジタル値ＤAOから基準パルスＰ
Ａと出力パルスＰOUT との周期のずれを直接求めること
ができない。そこで補正値演算回路８３では、まずパル
ス位相差符号化回路８１により連続して２回得られたデ
ジタル値ＤAO1 及びＤAO2 の差をとることにより、基準
パルスＰＡに対する出力パルスＰOUT の周期の時間差に
対応したデジタル値△ＤAO（＝ＤAO2 −ＤAO1 ）を求め
る。尚このデジタル値△ＤAOは、正であれば出力パルス
ＰOUT の周期が基準パルスＰＡより長く、逆に△ＤAOが
負であれば出力パルスＰOUT の周期が基準パルスＰＡよ
り短いことを表している。
より、デジタル制御発振装置からの出力パルスＰOUT と
水晶発振器等の基準発振器からの基準パルスＰＡとの時
間差を表すデジタル値ＤAOが得られ、パルス位相差符号
化回路８２により、基準パルスＰＡと基準パルスＰＢと
の時間差を表すデジタル値ＤABが得られる。そしてこう
して得られたデジタル値ＤAB，ＤAOの内、デジタル値Ｄ
ABは同じ周期の基準パルスＰＡ，ＰＢの入力時間差を表
すものであり、その時間差も既知であるため、得られた
デジタル値ＤABは基準時間データとして使用することが
できる。一方デジタル値ＤAOは、単に基準パルスＰＡの
立上がりと出力パルスＰOUT の立上がりの時間差を表す
ものであるため、このデジタル値ＤAOから基準パルスＰ
Ａと出力パルスＰOUT との周期のずれを直接求めること
ができない。そこで補正値演算回路８３では、まずパル
ス位相差符号化回路８１により連続して２回得られたデ
ジタル値ＤAO1 及びＤAO2 の差をとることにより、基準
パルスＰＡに対する出力パルスＰOUT の周期の時間差に
対応したデジタル値△ＤAO（＝ＤAO2 −ＤAO1 ）を求め
る。尚このデジタル値△ＤAOは、正であれば出力パルス
ＰOUT の周期が基準パルスＰＡより長く、逆に△ＤAOが
負であれば出力パルスＰOUT の周期が基準パルスＰＡよ
り短いことを表している。
【００６８】そして次に、このデジタル値△ＤAOを、上
記デジタル値ＤABとそのデジタル値ＤABが表す既知の時
間ＴABとを用いて、出力パルスＰOUT と基準パルスＰＡ
との時間差を正確に表す時間差データＴAO（＝ＴAB・△
ＤAO／ＤAB）を求め、この時間差データＴAOを、基準パ
ルスＰＡの基準発振周期ＴＡに加えて、出力パルスＰOU
T の実際の発振周期ＴＯ（＝ＴＡ＋ＴAO）を求め、この
発振周期ＴＯにより基準発振周期ＴＡを除算することに
より、補正データＤｏ（＝ＴＡ／ＴＯ）を求める。
記デジタル値ＤABとそのデジタル値ＤABが表す既知の時
間ＴABとを用いて、出力パルスＰOUT と基準パルスＰＡ
との時間差を正確に表す時間差データＴAO（＝ＴAB・△
ＤAO／ＤAB）を求め、この時間差データＴAOを、基準パ
ルスＰＡの基準発振周期ＴＡに加えて、出力パルスＰOU
T の実際の発振周期ＴＯ（＝ＴＡ＋ＴAO）を求め、この
発振周期ＴＯにより基準発振周期ＴＡを除算することに
より、補正データＤｏ（＝ＴＡ／ＴＯ）を求める。
【００６９】この結果、例えば発振周波数１ＭＨｚ（発
振周期１０００nsec.） の基準発振器を使って補正デー
タを求めるために、デジタルデータＣＤＩによりデジタ
ル制御発振装置を１０００nsec. の発振周期で動作させ
たとき、実際の発振周期が８００nsec. である場合に
は、時間差データＴAOとして−２００nsec. が求めら
れ、発振周期ＴＯがこの値ＴAOと基準発振周期ＴＡ（＝
１０００nsec.） とから８００nsec. となり、補正デー
タＤｏとして、１．２５（＝１０００／８００）が求め
られる。
振周期１０００nsec.） の基準発振器を使って補正デー
タを求めるために、デジタルデータＣＤＩによりデジタ
ル制御発振装置を１０００nsec. の発振周期で動作させ
たとき、実際の発振周期が８００nsec. である場合に
は、時間差データＴAOとして−２００nsec. が求めら
れ、発振周期ＴＯがこの値ＴAOと基準発振周期ＴＡ（＝
１０００nsec.） とから８００nsec. となり、補正デー
タＤｏとして、１．２５（＝１０００／８００）が求め
られる。
【００７０】従ってその後、上記デジタル制御発振装置
を動作させる際には、デジタルデータＣＤＩをこの補正
データＤｏにより補正した値ＣＣＤＩ（＝Ｄｏ・ＣＤ
Ｉ）をデータラッチ回路２に入力することにより、デジ
タルデータＣＤＩに対応した発振周期で出力パルスＰOU
T を発生させることができる。
を動作させる際には、デジタルデータＣＤＩをこの補正
データＤｏにより補正した値ＣＣＤＩ（＝Ｄｏ・ＣＤ
Ｉ）をデータラッチ回路２に入力することにより、デジ
タルデータＣＤＩに対応した発振周期で出力パルスＰOU
T を発生させることができる。
【００７１】また次に本実施例のデジタル制御発振装置
は、データラッチ回路２に入力するデジタル制御データ
ＤＣＩにより発振周波数を数十ＭＨｚの高周波領域まで
デジタル制御可能であるため、通信装置やモータ制御装
置等で使用される高周波用のＰＬＬにも適用することが
でき、例えば図１３（ａ）に示す如く、周波数可変発振
器９２に上記実施例のデジタル制御発振装置を、位相比
較器９４に上記図１２に示したパルス位相差符号化回路
を、ループフィルタ９６に周知のデジタルフィルタを用
いて、ＰＬＬを構成すれば、Ａ／Ｄ変換器等を必要とし
ない、高周波のデジタルＰＬＬを構成することができ
る。
は、データラッチ回路２に入力するデジタル制御データ
ＤＣＩにより発振周波数を数十ＭＨｚの高周波領域まで
デジタル制御可能であるため、通信装置やモータ制御装
置等で使用される高周波用のＰＬＬにも適用することが
でき、例えば図１３（ａ）に示す如く、周波数可変発振
器９２に上記実施例のデジタル制御発振装置を、位相比
較器９４に上記図１２に示したパルス位相差符号化回路
を、ループフィルタ９６に周知のデジタルフィルタを用
いて、ＰＬＬを構成すれば、Ａ／Ｄ変換器等を必要とし
ない、高周波のデジタルＰＬＬを構成することができ
る。
【００７２】なお、図１３（ｂ）は、このデジタルＰＬ
Ｌの動作を表すタイムチャートであり、周波数可変発振
器９２からの出力パルスＰOUT と外部から入力される基
準パルスＰＣとの位相差が、位相比較器９４によりデジ
タル値ＤＡとして求められ、そのデジタル値ＤＡがルー
プフィルタ９６にてデジタル値ＤＢに変換されて、周波
数可変発振器９２に入力され、この結果、出力パルスＰ
OUT が基準パルスＰＣに制御されることを表している。
そしてこのようなＰＬＬでは、デジタル制御発振装置の
発振器４及びプログラム可能遅延線１０を構成する反転
回路の反転時間変動は自動的に補正されるため（フィー
ドバックがかかっているため）、デジタル制御データの
補正を行なう必要はない。
Ｌの動作を表すタイムチャートであり、周波数可変発振
器９２からの出力パルスＰOUT と外部から入力される基
準パルスＰＣとの位相差が、位相比較器９４によりデジ
タル値ＤＡとして求められ、そのデジタル値ＤＡがルー
プフィルタ９６にてデジタル値ＤＢに変換されて、周波
数可変発振器９２に入力され、この結果、出力パルスＰ
OUT が基準パルスＰＣに制御されることを表している。
そしてこのようなＰＬＬでは、デジタル制御発振装置の
発振器４及びプログラム可能遅延線１０を構成する反転
回路の反転時間変動は自動的に補正されるため（フィー
ドバックがかかっているため）、デジタル制御データの
補正を行なう必要はない。
【図１】実施例のデジタル制御発振装置全体の構成を表
すブロック図である。
すブロック図である。
【図２】発振器４の構成及びその動作及びその動作を表
す説明図である。
す説明図である。
【図３】ダウンカウンタ６及びパルス発生回路の構成を
表す回路図である。
表す回路図である。
【図４】ダウンカウンタ６及びパルス発生回路の動作を
表す説明図である。
表す説明図である。
【図５】プログラム可能遅延線１０の構成を表す回路図
である。
である。
【図６】データラッチ回路２の構成を表す回路図であ
る。
る。
【図７】データラッチ回路２の動作を表す説明図であ
る。
る。
【図８】出力回路１２の構成を表す回路図である。
【図９】デジタル制御発振装置全体の動作を表すタイム
チャートである。
チャートである。
【図１０】プログラム可能遅延線１０の他の構成例を説
明する説明図である。
明する説明図である。
【図１１】デジタル制御発振装置の発振周期及び遅延時
間を補正するための補正データを求める補正データ演算
装置の構成及びその動作を表す説明図である。
間を補正するための補正データを求める補正データ演算
装置の構成及びその動作を表す説明図である。
【図１２】補正データ演算装置のパルス位相差符号化回
路８１，８２の構成を表す回路図である。
路８１，８２の構成を表す回路図である。
【図１３】デジタル制御発振装置を用いたデジタルＰＬ
Ｌの構成を及びその動作を表す説明図である。
Ｌの構成を及びその動作を表す説明図である。
２…データラッチ回路 ４…発振器 ６…ダウ
ンカウンタ ８…パルス発生回路 １０…プログラム可能遅延線 １０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ…遅
延段 Ｋ１…基本経路 Ｋ２…遅延経路 ＭＰＸ…マ
ルチプレクサ １２…出力回路 １４…フィードバック回路
１６…セレクタ
ンカウンタ ８…パルス発生回路 １０…プログラム可能遅延線 １０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ…遅
延段 Ｋ１…基本経路 Ｋ２…遅延経路 ＭＰＸ…マ
ルチプレクサ １２…出力回路 １４…フィードバック回路
１６…セレクタ
Claims (3)
- 【請求項１】 遅延時間をデジタル制御可能な遅延装置
であって、 入力信号により起動されて所定の時間間隔で発振パルス
を出力する発振器と、 該発振器からの発振パルスをカウントし、カウント値が
予め設定された所定の値になるとパルス信号を発生する
カウント手段と、 該カウント手段からのパルス信号を、上記発振器の発振
パルスの時間間隔未満の遅延時間だけ遅延させて遅延信
号として出力する、当該遅延時間をデジタルデータによ
り変更可能なプログラム可能遅延線と、 上記入力信号の遅延時間を表す所定ビットのデジタル制
御データを受け、該デジタル制御データの上位ビットを
上記カウント発生手段のカウント値として設定し、該デ
ジタル制御データの下位ビットを上記プログラム可能遅
延線に供給して上記プログラム可能遅延線の遅延時間を
設定する制御データ供給手段と、 を備えたことを特徴とする遅延装置。 - 【請求項２】 入力信号を通過させる基本経路と、入力
信号を所定の遅延時間だけ遅延して通過させる遅延経路
と、外部から入力されるデジタルデータに応じて上記基
本経路と上記遅延経路とのいずれか一方を入力信号の経
路として選択するセレクタとからなる複数の遅延段を縦
続接続し、各遅延段における基本経路と遅延経路との入
力信号の通過時間の差を、夫々、最小の通過時間差に対
して２のｎ乗倍（ｎ：０，１，２，３…）となるように
設定してなることを特徴とするプログラム可能遅延線。 - 【請求項３】 発振周波数をデジタル制御可能な発振装
置であって、 入力信号により起動されて所定の時間間隔で発振パルス
を出力する発振器と、 該発振器からの発振パルスをカウントし、カウント値が
予め設定された所定の値になるとパルス信号を発生する
カウント手段と、 該カウント手段からのパルス信号を、上記発振器の発振
パルスの時間間隔未満の遅延時間だけ遅延させて遅延パ
ルスとして出力する、当該遅延時間をデジタルデータに
より変更可能なプログラム可能遅延線と、 当該発振装置の発振周期を表す所定ビットのデジタル制
御データを受け、該デジタル制御データの上位ビットを
上記カウント発生手段のカウント値として設定し、該デ
ジタル制御データの下位ビットを上記プログラム可能遅
延線に供給して上記プログラム可能遅延線の遅延時間を
設定する制御データ供給手段と、 上記カウント発生手段からパルス信号が出力されると上
記発振器の発振動作を停止させ、上記プログラム可能遅
延線から上記遅延パルスが出力されると上記発振器を起
動させるフィードバック回路と、 を備え、上記プログラム可能遅延線から出力される遅延
パルスを発振信号として出力することを特徴とする発振
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4227492A JPH0677791A (ja) | 1992-08-26 | 1992-08-26 | 遅延装置，プログラム可能遅延線及び発振装置 |
| DE19934327116 DE4327116B4 (de) | 1992-08-26 | 1993-08-12 | Programmierbare Verzögerungsschaltung |
| US08/111,488 US5465076A (en) | 1991-10-04 | 1993-08-25 | Programmable delay line programmable delay circuit and digital controlled oscillator |
| FR9310273A FR2695273B1 (fr) | 1992-08-26 | 1993-08-26 | Ligne a retard programmable, circuit a retard programmable et oscillateur programmable. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4227492A JPH0677791A (ja) | 1992-08-26 | 1992-08-26 | 遅延装置，プログラム可能遅延線及び発振装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677791A true JPH0677791A (ja) | 1994-03-18 |
Family
ID=16861740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4227492A Pending JPH0677791A (ja) | 1991-10-04 | 1992-08-26 | 遅延装置，プログラム可能遅延線及び発振装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH0677791A (ja) |
| DE (1) | DE4327116B4 (ja) |
| FR (1) | FR2695273B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5999022A (en) * | 1995-04-17 | 1999-12-07 | Matsushita Electric Industrial Co., Ltd. | Signal transmission driver circuit, receiver circuit, and method thereof for transmitting and receiving information based on multiple periods and/or a delay function |
| JP2019165330A (ja) * | 2018-03-19 | 2019-09-26 | 株式会社東芝 | デジタル時間変換器及び情報処理装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3443896B2 (ja) * | 1993-10-08 | 2003-09-08 | 株式会社デンソー | デジタル制御発振装置 |
| JPH08139577A (ja) * | 1994-11-07 | 1996-05-31 | Mitsubishi Electric Corp | 可変遅延回路 |
| DE10149585C2 (de) * | 2001-10-08 | 2003-11-20 | Infineon Technologies Ag | Integrierbare, steuerbare Verzögerungseinrichtung, Verwendung einer Verzögerungseinrichtung sowie Verfahren zum Betrieb einer Verzögerungseinrichtung |
| DE10149584B4 (de) | 2001-10-08 | 2007-11-22 | Infineon Technologies Ag | Verzögerungsregelkreis |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3976945A (en) * | 1975-09-05 | 1976-08-24 | Hewlett-Packard Company | Frequency synthesizer |
| CH646287A5 (de) * | 1979-09-28 | 1984-11-15 | Siemens Ag Albis | Schaltungsanordnung zur zeitlichen verschiebung von impulsen. |
| US4458165A (en) * | 1983-03-23 | 1984-07-03 | Tektronix, Inc. | Programmable delay circuit |
| JPS6059814A (ja) * | 1983-09-12 | 1985-04-06 | Hitachi Ltd | プログラマブル遅延回路およびこれを用いた半導体集積回路装置 |
| US4516861A (en) * | 1983-10-07 | 1985-05-14 | Sperry Corporation | High resolution and high accuracy time interval generator |
| US4646030A (en) * | 1986-03-03 | 1987-02-24 | Tektronix, Inc. | Triggered frequency locked oscillator having programmable delay circuit |
| US4894626A (en) * | 1988-09-30 | 1990-01-16 | Advanced Micro Devices, Inc. | Variable length shift register |
| JPH02296410A (ja) * | 1989-05-11 | 1990-12-07 | Mitsubishi Electric Corp | 遅延回路 |
| JPH03268563A (ja) * | 1990-03-16 | 1991-11-29 | Mita Ind Co Ltd | レーザビーム制御装置 |
| DE4110340C2 (de) * | 1990-04-16 | 1993-11-25 | Tektronix Inc | Aktive ansteuerbare digitale Verzögerungsschaltung |
-
1992
- 1992-08-26 JP JP4227492A patent/JPH0677791A/ja active Pending
-
1993
- 1993-08-12 DE DE19934327116 patent/DE4327116B4/de not_active Expired - Fee Related
- 1993-08-26 FR FR9310273A patent/FR2695273B1/fr not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5999022A (en) * | 1995-04-17 | 1999-12-07 | Matsushita Electric Industrial Co., Ltd. | Signal transmission driver circuit, receiver circuit, and method thereof for transmitting and receiving information based on multiple periods and/or a delay function |
| JP2019165330A (ja) * | 2018-03-19 | 2019-09-26 | 株式会社東芝 | デジタル時間変換器及び情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2695273A1 (fr) | 1994-03-04 |
| FR2695273B1 (fr) | 1996-09-13 |
| DE4327116B4 (de) | 2004-07-01 |
| DE4327116A1 (de) | 1994-03-03 |
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