JPS6059814A - プログラマブル遅延回路およびこれを用いた半導体集積回路装置 - Google Patents
プログラマブル遅延回路およびこれを用いた半導体集積回路装置Info
- Publication number
- JPS6059814A JPS6059814A JP58166619A JP16661983A JPS6059814A JP S6059814 A JPS6059814 A JP S6059814A JP 58166619 A JP58166619 A JP 58166619A JP 16661983 A JP16661983 A JP 16661983A JP S6059814 A JPS6059814 A JP S6059814A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- circuit
- delay element
- programmable
- switching circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、電子回路技術ばらにはデジタＪし回路に適
用して特に有効な技術に関するもので、たとえば、デジ
タル論理回路における信号処理に利用して有効な技術に
関するものである。
用して特に有効な技術に関するもので、たとえば、デジ
タル論理回路における信号処理に利用して有効な技術に
関するものである。
本発明者は、電子回路技術、特に、デジタル論理回路に
おける信号処理技術について以下のような問題点がある
ことを明らかにした。
おける信号処理技術について以下のような問題点がある
ことを明らかにした。
すなわち、デジタル論理回路においては、信号の論理処
理にともなって該信号に時間的な遅れが生じ、さらにこ
の時間的な遅れの大きさが論理回路の設計あるいは動作
の状態によって流動的に変化し、このためデジタルシス
テムの動作が不安定になる、といったような問題が生じ
ることを明らかにした。
理にともなって該信号に時間的な遅れが生じ、さらにこ
の時間的な遅れの大きさが論理回路の設計あるいは動作
の状態によって流動的に変化し、このためデジタルシス
テムの動作が不安定になる、といったような問題が生じ
ることを明らかにした。
また、ある信号処理システムあるいは装置においては、
信号の伝達遅れを補償するために遅延回路を使用してい
るが、その信号の伝達遅れが流動的に変化するために、
十分な補償効果が得られないという問題が生じる、とい
うことなども明らかにした。
信号の伝達遅れを補償するために遅延回路を使用してい
るが、その信号の伝達遅れが流動的に変化するために、
十分な補償効果が得られないという問題が生じる、とい
うことなども明らかにした。
この発明は以上のような問題点に着目してなされたもの
である。
である。
この発明の目的は、信号の遅延時間を電気的に自由に可
変設定すること、いわゆるプログラマブルな遅延操作を
行なうことができるようにし、これにより例えばシステ
ムあるいは回路、装置などにおいて流動的に生じる時間
遅れを確実に補償することができるようにした信号処理
技術を提供するものである。
変設定すること、いわゆるプログラマブルな遅延操作を
行なうことができるようにし、これにより例えばシステ
ムあるいは回路、装置などにおいて流動的に生じる時間
遅れを確実に補償することができるようにした信号処理
技術を提供するものである。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細沓の記述および添附図面から明かにな
るであろう。
ついては、本明細沓の記述および添附図面から明かにな
るであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、遅延素子による遅延時間の大きさをスイッチ
ング回路によって可変制御することにより、遅延量を電
気的にプログラムできるようにし、これにより例えばデ
ジタル論理回路において生じるタイミングのずれを流動
的に補償して安定な動作状態を確保することを可能にす
る、という目的を達成するものである。
ング回路によって可変制御することにより、遅延量を電
気的にプログラムできるようにし、これにより例えばデ
ジタル論理回路において生じるタイミングのずれを流動
的に補償して安定な動作状態を確保することを可能にす
る、という目的を達成するものである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一あるいは相当゛する部分は同一
符号で示す。
符号で示す。
第１図はこの発明の一実施例であるプログラマブル遅延
回路を示す。
回路を示す。
同図に示すプログラマブル遅延回路は、ＭＯ８型半導体
集積回路装置丙にデジタル論理回路とともに形成される
。デジタル論理回路は、例えばマスタースライスのごと
く、予め多数の論理素子が形成され、これらの論理素子
をユーザーの注文に応じて適宜結線することにより多様
な論理回路あるいはシステムを構成できるようにしたも
のである。
集積回路装置丙にデジタル論理回路とともに形成される
。デジタル論理回路は、例えばマスタースライスのごと
く、予め多数の論理素子が形成され、これらの論理素子
をユーザーの注文に応じて適宜結線することにより多様
な論理回路あるいはシステムを構成できるようにしたも
のである。
ところで、以下にその実施例を示すプログラマブル遅延
回路１００は、基本的には、少なくとも１個の遅延素子
１０で構成することができるが、図示の実施例では、以
下のような組合せでもって、計１７個が使用されている
。
回路１００は、基本的には、少なくとも１個の遅延素子
１０で構成することができるが、図示の実施例では、以
下のような組合せでもって、計１７個が使用されている
。
すなわち、遅延素子１０は１個あるいは複数個ずつの単
位で集合され、かつ各集合単位にて互いに直列に接続こ
れることにより、実施例においては４つの遅延素子群ｎ
、２ｎ、４ｎ、８ｎに編成されている。各遅延素子群ｎ
、２ｎ、４ｎ、８ｎはそれぞれあたかも１つの遅延素子
として機能する。これらの遅延素子群ｎ、２ｎ、４ｎ、
８ｎは直列に接続され、さらに各遅延素子群ｎ、２ｎ。
位で集合され、かつ各集合単位にて互いに直列に接続こ
れることにより、実施例においては４つの遅延素子群ｎ
、２ｎ、４ｎ、８ｎに編成されている。各遅延素子群ｎ
、２ｎ、４ｎ、８ｎはそれぞれあたかも１つの遅延素子
として機能する。これらの遅延素子群ｎ、２ｎ、４ｎ、
８ｎは直列に接続され、さらに各遅延素子群ｎ、２ｎ。
４ｎ、８ｎにはそれぞれ、入力側と出力側をバイパスす
るスイッチング回路８１．Ｓ２，８３゜Ｓ４が接続され
ている。
るスイッチング回路８１．Ｓ２，８３゜Ｓ４が接続され
ている。
さらに、各遅延素子群ｎ、２ｎ、４ｎ、８ｎの遅延時間
には互いに大ぎさの異なる重み付けがなされている。実
施例では、入力ＩＮ側から数えて１番目の遅延素子群ｎ
が１つの遅延素子１０Ｖｃよってｔｄｌの遅延時間を、
２番目の遅延素子群２ｎが２つの遅延素子１０によりて
２ｔｄｌの遅延時間を、３番目の遅延素子群４ｎが４つ
の遅延素子１０によって４ｔｄｌの遅延時間を、そして
出力ＱＵＴ側の遅延素子群８ｎが８つの遅延素子１０に
よって８ｔｄｌの遅延時間をそれぞれ受持つようになっ
ている。つまり、２進のベキ数による重み付けがされて
いる。
には互いに大ぎさの異なる重み付けがなされている。実
施例では、入力ＩＮ側から数えて１番目の遅延素子群ｎ
が１つの遅延素子１０Ｖｃよってｔｄｌの遅延時間を、
２番目の遅延素子群２ｎが２つの遅延素子１０によりて
２ｔｄｌの遅延時間を、３番目の遅延素子群４ｎが４つ
の遅延素子１０によって４ｔｄｌの遅延時間を、そして
出力ＱＵＴ側の遅延素子群８ｎが８つの遅延素子１０に
よって８ｔｄｌの遅延時間をそれぞれ受持つようになっ
ている。つまり、２進のベキ数による重み付けがされて
いる。
上記スイッチング回路８１，８２，８３．８４はそれぞ
れ、後述する２つのスイッチング素子により、いわゆる
選択切換型のスイッチとして動作するよう′ＶＣなって
いる。こｆ′Ｌ、により、被遅延信号を遅延素子群に通
すかあるいはバイパスさせるか。
れ、後述する２つのスイッチング素子により、いわゆる
選択切換型のスイッチとして動作するよう′ＶＣなって
いる。こｆ′Ｌ、により、被遅延信号を遅延素子群に通
すかあるいはバイパスさせるか。
つまり遅延素子群を生かすか殺すかの選択を、各遅延素
子群ごとに行なうことができるようになっている。各ス
イッチング回路８１．Ｓ２，８３゜Ｓ４の動作状態は外
部から与えられる制御信号ＤＩ、Ｄ２．Ｄ３．Ｄ４によ
って電気的に、かつ個別に設定される。制御信号ＤＩ、
Ｄ２．Ｄ３゜Ｄ４はそれぞれデジタル信号であって、例
えばデジタル論理回路の設計あるいは動作の状態に応じ
て内容が変えられる２進４ビツトの制御データが使用さ
れる。これにより、その制御信号ＤＪ。
子群ごとに行なうことができるようになっている。各ス
イッチング回路８１．Ｓ２，８３゜Ｓ４の動作状態は外
部から与えられる制御信号ＤＩ、Ｄ２．Ｄ３．Ｄ４によ
って電気的に、かつ個別に設定される。制御信号ＤＩ、
Ｄ２．Ｄ３゜Ｄ４はそれぞれデジタル信号であって、例
えばデジタル論理回路の設計あるいは動作の状態に応じ
て内容が変えられる２進４ビツトの制御データが使用さ
れる。これにより、その制御信号ＤＪ。
Ｄ２．Ｄ３．Ｄ４の内容に応じて、遅延時間を段階的に
可変設定することができる。
可変設定することができる。
例えば、第２図に示すように、制御信号ＤＩ。
Ｄ２．Ｄ３．Ｄ４により全部の遅延素子群ｎ。
２ｎ、４ｎ、８ｎをバイパスすると、入カッくルスＰｉ
ｎと同タイミングのパルスＰｏが出力される。
ｎと同タイミングのパルスＰｏが出力される。
また、１番目の遅延素子群ｎだげを生かすようにスルと
、入カバルスＰｉｎに対してｔｄｘの時間遅れをもつパ
ルスＰ１が出力される。同様にして、２番目の遅延素子
群２ｎだけが生かでれると２ｔｄの時間遅ａをもつパル
スＰ２が、−゛３番目の遅延素子群４ｎだけが生かされ
ると４ｔｄの時間遅れをもつパルスＰ３が、そして出力
ＱＵＴ側の遅延素子群８ｎだけが生かされるツ８ｔｄの
時間遅れをもつノ（ルスＰ４がそれぞれ出力される。ば
らに、例え＆ｆ、３番目と４番目の遅延素子群４ｎと８
０だけを生かすと４ｔｄ＋８ｔｄ−１２ｔｄの時間遅れ
をもつ）くルスＰ３４が出力される。また、すべ℃の遅
延素子群ｎ、２ｎ、３ｎ、４ｎ’＆生かすとｔｄ＋２１
ｄ＋ ４ｔｄ ＋ ８ｔｄ ＝ １５ｔｄの時間遅れを
もつパルスＰ１２３４が出力されるようになる。このよ
うにして、制御信号ＤＩ、Ｄ２．Ｄ３．Ｄ４の組合せに
よってＯから１５ｔｄまでの遅延時間をｔｄ刻みで自由
に、しかも小刻みに、かつ広範囲に可変設定することが
できる。
、入カバルスＰｉｎに対してｔｄｘの時間遅れをもつパ
ルスＰ１が出力される。同様にして、２番目の遅延素子
群２ｎだけが生かでれると２ｔｄの時間遅ａをもつパル
スＰ２が、−゛３番目の遅延素子群４ｎだけが生かされ
ると４ｔｄの時間遅れをもつパルスＰ３が、そして出力
ＱＵＴ側の遅延素子群８ｎだけが生かされるツ８ｔｄの
時間遅れをもつノ（ルスＰ４がそれぞれ出力される。ば
らに、例え＆ｆ、３番目と４番目の遅延素子群４ｎと８
０だけを生かすと４ｔｄ＋８ｔｄ−１２ｔｄの時間遅れ
をもつ）くルスＰ３４が出力される。また、すべ℃の遅
延素子群ｎ、２ｎ、３ｎ、４ｎ’＆生かすとｔｄ＋２１
ｄ＋ ４ｔｄ ＋ ８ｔｄ ＝ １５ｔｄの時間遅れを
もつパルスＰ１２３４が出力されるようになる。このよ
うにして、制御信号ＤＩ、Ｄ２．Ｄ３．Ｄ４の組合せに
よってＯから１５ｔｄまでの遅延時間をｔｄ刻みで自由
に、しかも小刻みに、かつ広範囲に可変設定することが
できる。
第３図は上記遅延素子１０の一実施例を示す。
同図に示す遅延素子１０は第１図の遅延回路１００内の
一番目の遅延素子群ｎに相当する。
一番目の遅延素子群ｎに相当する。
第３図に示す遅延素子１０は、３組の０−ＭＯ８電界効
果トランジスタＱｌ−Ｑ２．Ｑ３−Ｑ４゜Ｑ５−Ｑ６を
用いて構成されている。その中の２組の０−ＭＯ８電界
効果トランジスタＱｌ−Ｑ２゜Ｑ３−Ｑ４はそれぞれ論
理回路としてのインノクータＩＩ、Ｉ２を構成する。入
力ＩＮに導入された信号は、その２つのインバータＩＩ
、Ｉ２をそれぞれ伝達されることにより、正論理で出力
ＱＵＴ側へ導出される。このとぎに各インバータＩＩ。
果トランジスタＱｌ−Ｑ２．Ｑ３−Ｑ４゜Ｑ５−Ｑ６を
用いて構成されている。その中の２組の０−ＭＯ８電界
効果トランジスタＱｌ−Ｑ２゜Ｑ３−Ｑ４はそれぞれ論
理回路としてのインノクータＩＩ、Ｉ２を構成する。入
力ＩＮに導入された信号は、その２つのインバータＩＩ
、Ｉ２をそれぞれ伝達されることにより、正論理で出力
ＱＵＴ側へ導出される。このとぎに各インバータＩＩ。
Ｉ２にてそれぞれ生じる伝達遅れの合計か前述した遅延
時間ｔｄとなる。
時間ｔｄとなる。
今１組の０−ＭＯ８電界効果トランジスタＱ５゜Ｑ６は
それぞれスイッチング素子として使用され、前述したス
イッチング回路Ｓ１を構成する。一方のＭＯ３ｉ界効果
トランジスタＱ５は遅延素子１０の入力ＩＮと出力ＱＵ
Ｔの間をノ（イノくスする個所に接続され１いる。なお
このＭＯ３電界効果トランジスタＱ５のオン抵抗は充分
に小はい。他方のＭＯ８電界効果トランジスタＱ６は後
段のインバータＩ２の出力側に介在させられている。両
ＭＯ５ｉＩＥ界効果トランジスタＱ５．Ｑ６は制御信号
Ｄ１によって相補的に導通制御される。つまり、一方の
ＭＯ８電界効果トランジスタＱ５がオン状態になると、
他方のＭＯ８電界効果トランジスタＱ６がオフ状態とな
り、このとぎ遅延素子１０はその入力ＩＮ側と出力ＱＵ
Ｔ側とがバイパスされる。また、一方のＭＯ８電界効果
トランジスタＱ５がオフ状態になると、他方のＭＯ８電
界効果トランジスタＱ６がオン状態となり、このとぎ被
遅延信号は遅延素子１０を通って遅延されるようになる
。
それぞれスイッチング素子として使用され、前述したス
イッチング回路Ｓ１を構成する。一方のＭＯ３ｉ界効果
トランジスタＱ５は遅延素子１０の入力ＩＮと出力ＱＵ
Ｔの間をノ（イノくスする個所に接続され１いる。なお
このＭＯ３電界効果トランジスタＱ５のオン抵抗は充分
に小はい。他方のＭＯ８電界効果トランジスタＱ６は後
段のインバータＩ２の出力側に介在させられている。両
ＭＯ５ｉＩＥ界効果トランジスタＱ５．Ｑ６は制御信号
Ｄ１によって相補的に導通制御される。つまり、一方の
ＭＯ８電界効果トランジスタＱ５がオン状態になると、
他方のＭＯ８電界効果トランジスタＱ６がオフ状態とな
り、このとぎ遅延素子１０はその入力ＩＮ側と出力ＱＵ
Ｔ側とがバイパスされる。また、一方のＭＯ８電界効果
トランジスタＱ５がオフ状態になると、他方のＭＯ８電
界効果トランジスタＱ６がオン状態となり、このとぎ被
遅延信号は遅延素子１０を通って遅延されるようになる
。
なお、ｖｃｃは正側の電源電位を示す。
以上のようにして、遅延時間を電気的に自由に可変設定
することができるプログラマブル遅延回路１００が構成
される。このプログラマブル遅延回路１００は、例えば
デジタル論理システムあるいは回路、装置内において生
じるタイミングのずれを設計あるいは動作の状態に応じ
て流動的に補償したり、またマスタースライスにおいて
はユーザーの注文に応じて任意に組まれた論理回路が正
常に動作できるようにするための遅延補償回路を形成し
たりする用途に適している。
することができるプログラマブル遅延回路１００が構成
される。このプログラマブル遅延回路１００は、例えば
デジタル論理システムあるいは回路、装置内において生
じるタイミングのずれを設計あるいは動作の状態に応じ
て流動的に補償したり、またマスタースライスにおいて
はユーザーの注文に応じて任意に組まれた論理回路が正
常に動作できるようにするための遅延補償回路を形成し
たりする用途に適している。
また、第４図に示すように、ＮＡＮＤ回路２゜を使って
、上述したプログラマブル遅延回路１００の出力ＱＵＴ
Ｉと入力ＩＮとのＮＡＮＤ論理を取るようにすることに
より、その論理積出力０ＵＴ２に出力されるパルスの幅
いわゆるデユーティを可変する一種の波形整形回路を構
成することもできる。
、上述したプログラマブル遅延回路１００の出力ＱＵＴ
Ｉと入力ＩＮとのＮＡＮＤ論理を取るようにすることに
より、その論理積出力０ＵＴ２に出力されるパルスの幅
いわゆるデユーティを可変する一種の波形整形回路を構
成することもできる。
第５図はその波形整形の動作を示す。同図に示すように
、入力ＩＮにおけるパルスの幅τに対して、０ＵＴ１に
遅延回路１００による遅れ時間ｔｄｘをもったパルスが
得られ、この遅れ時間ｔｄｘだけ幅の長いパルスが０Ｕ
Ｔ２に得られる。このとき、上記遅れ時間ｔａＸは自由
にプログラムできるので、０ＵＴ２のパルスの幅τ−ｔ
ｄｘモ任意１ｃプログラムすることができる。なおＮＡ
ＮＤ回路のほかにＡ Ｎ Ｄ回路、ＮＯＲ回路等を用い
ることにより波形整形を行なうようにしてもよいことは
いうまでもない。
、入力ＩＮにおけるパルスの幅τに対して、０ＵＴ１に
遅延回路１００による遅れ時間ｔｄｘをもったパルスが
得られ、この遅れ時間ｔｄｘだけ幅の長いパルスが０Ｕ
Ｔ２に得られる。このとき、上記遅れ時間ｔａＸは自由
にプログラムできるので、０ＵＴ２のパルスの幅τ−ｔ
ｄｘモ任意１ｃプログラムすることができる。なおＮＡ
ＮＤ回路のほかにＡ Ｎ Ｄ回路、ＮＯＲ回路等を用い
ることにより波形整形を行なうようにしてもよいことは
いうまでもない。
（１）少なくとも１個の遅延素子と、この遅延素子の入
力側と出力側とをバイパスするスイッチング回路とから
なり、ζらに上記スイッチング回路は、そのオン・オフ
状態が外部から与えられる信号により電気的に設定はれ
るようにしたことにより、信号の遅延時間を電気的に自
由に可変設定すること、いわゆるプログラマブルな遅延
操作を行なうことができる遅延回路が構成され、これに
より例えばシステムあるいは回路、装置などにおいて流
動的に生じる時間遅れを確実に補償することなどができ
るようになる、という効果が得られる。
力側と出力側とをバイパスするスイッチング回路とから
なり、ζらに上記スイッチング回路は、そのオン・オフ
状態が外部から与えられる信号により電気的に設定はれ
るようにしたことにより、信号の遅延時間を電気的に自
由に可変設定すること、いわゆるプログラマブルな遅延
操作を行なうことができる遅延回路が構成され、これに
より例えばシステムあるいは回路、装置などにおいて流
動的に生じる時間遅れを確実に補償することなどができ
るようになる、という効果が得られる。
（２）ツらに、上記遅延素子が複数個直列に接続され、
各遅延素子の入力側と出力側の間にはそれぞれ上記スイ
ッチング回路が接続さｆ１２、さらに各遅延素子の遅延
時間には互いに大きさの異なる重み付けがなされている
ことにより、遅延時間の可変範囲を大きくかつ小刻みに
行なうことができるようになるという効果が得られる。
各遅延素子の入力側と出力側の間にはそれぞれ上記スイ
ッチング回路が接続さｆ１２、さらに各遅延素子の遅延
時間には互いに大きさの異なる重み付けがなされている
ことにより、遅延時間の可変範囲を大きくかつ小刻みに
行なうことができるようになるという効果が得られる。
そのためゲートアレイのブロックセルとして利用すれば
、遅延時間をコントロールできる機能をもった高性能な
半導体集積回路装置を提供することができる。
、遅延時間をコントロールできる機能をもった高性能な
半導体集積回路装置を提供することができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定でれ
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記論理素
子はバイポーラ型の論理回路で構成してもよい。
具体的に説明したが、この発明は上記実施例に限定でれ
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記論理素
子はバイポーラ型の論理回路で構成してもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるデジタル論理回路に
おける信号処理技術に適用した場合について説明したが
、それに限定されるものではなく、例えば、アナログ回
路における信号処理技術などにも適用できる。少なくと
も遅延要素の伴う条件のものには適用できる。
をその背景となった利用分野であるデジタル論理回路に
おける信号処理技術に適用した場合について説明したが
、それに限定されるものではなく、例えば、アナログ回
路における信号処理技術などにも適用できる。少なくと
も遅延要素の伴う条件のものには適用できる。
第４図はこの発明に係るプログラマブル遅延回路の一実
施例な示す回路図、 第２図は第１図に示した回路の動作例を示す波形チャー
ト、 第３図は第１図の回路の一部を取出して示す詳細回路図
、 第４図はこの発明によるプログラマブル遅延回路の応用
例を示す回路図、 第５図は第４図に示した回路の動作例を示す波形チャー
トである。 １０・・・遅延素子、ｎ、２ｎ、４ｎ、８ｎ・・・遅延
素子群、Ｓｌ、Ｓ２，８３，８４・・・スイッチング回
路、ＤＩ、Ｄ２．Ｄ３． Ｄ４ニー・制御信号、１００
・・・プログラマブル遅延回路、Ｑｌ’、 Ｑ２． Ｑ
３゜Ｑ４．Ｑ５．Ｑ６・・・へ４Ｏ８電界効果トランジ
スタ、１１．、Ｉ２＝・インバータ、ｔ ｄ、ｔｄｘ−
遅延時間、ＶＣＣ・・・定諒電位、２０・・・ＡＮＤ回
路。 第 ３ 図 第 ４ 図 第 ５ 図
施例な示す回路図、 第２図は第１図に示した回路の動作例を示す波形チャー
ト、 第３図は第１図の回路の一部を取出して示す詳細回路図
、 第４図はこの発明によるプログラマブル遅延回路の応用
例を示す回路図、 第５図は第４図に示した回路の動作例を示す波形チャー
トである。 １０・・・遅延素子、ｎ、２ｎ、４ｎ、８ｎ・・・遅延
素子群、Ｓｌ、Ｓ２，８３，８４・・・スイッチング回
路、ＤＩ、Ｄ２．Ｄ３． Ｄ４ニー・制御信号、１００
・・・プログラマブル遅延回路、Ｑｌ’、 Ｑ２． Ｑ
３゜Ｑ４．Ｑ５．Ｑ６・・・へ４Ｏ８電界効果トランジ
スタ、１１．、Ｉ２＝・インバータ、ｔ ｄ、ｔｄｘ−
遅延時間、ＶＣＣ・・・定諒電位、２０・・・ＡＮＤ回
路。 第 ３ 図 第 ４ 図 第 ５ 図
Claims (1)
- 【特許請求の範囲】 １、少な（とも１個の遅延素子と、この遅延素子の入力
側と出力側とをバイパスするスイッチング回路とからな
り、さらに上記スイッチング回路は、そのオン・オフ状
態が外部から与えられる信号により電気的に設定される
ように構成ばれたことを特徴とするプログラマブル遅延
回路。 ２、上記遅延素子は所定個数の論理回路を直列に接続す
ることにより構成され、この論理回路の伝達遅れにより
所定の遅延時間をもたせられていることを特徴とする特
許請求の範囲第１項記載のプログラマブル遅延回路。 ３、上記遅延素子が複数個直列に接続され、各遅延素子
の入力側と出力側の間にはそれぞれ上記スイッチング回
路が接続され、さらに各遅延素子の遅延時間には互いに
大きさの異なる重み付けがなされていることを特徴とす
る特許請求の範囲第１項マたは第２項記載のプログラマ
ブル遅延回路。 ４、 上記スイッチング回路は相補的に動作する２つの
スイッチング素子からなり、その一方は上記遅延素子の
入力側と出力側の間のバイパス路を形成するように接続
され、その他方は上記遅延素子による信号伝達経路を切
離すように接続さ才１．ていることを特徴と１′−る特
許請求の範囲第１項から第；３項までのいずれかに記載
のプログラマブル遅延回路。 ５、少ｉｃくとも１個の遅延素子とこの遅延素子の入力
側と出力側とをバイパスするスイッチング回路とからな
り、をらに上記スイッチング回路は、そのオン・オフ状
態が外部から与えられる信号により電気的に設定される
ように構成された遅延時間コントロール回路を具備する
ことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58166619A JPS6059814A (ja) | 1983-09-12 | 1983-09-12 | プログラマブル遅延回路およびこれを用いた半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58166619A JPS6059814A (ja) | 1983-09-12 | 1983-09-12 | プログラマブル遅延回路およびこれを用いた半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6059814A true JPS6059814A (ja) | 1985-04-06 |
Family
ID=15834655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58166619A Pending JPS6059814A (ja) | 1983-09-12 | 1983-09-12 | プログラマブル遅延回路およびこれを用いた半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6059814A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01161912A (ja) * | 1987-12-18 | 1989-06-26 | Toshiba Corp | 半導体集積回路 |
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-
1983
- 1983-09-12 JP JP58166619A patent/JPS6059814A/ja active Pending
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