JPH0677806A - 半導体記憶装置の出力回路 - Google Patents
半導体記憶装置の出力回路Info
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- JPH0677806A JPH0677806A JP4254087A JP25408792A JPH0677806A JP H0677806 A JPH0677806 A JP H0677806A JP 4254087 A JP4254087 A JP 4254087A JP 25408792 A JP25408792 A JP 25408792A JP H0677806 A JPH0677806 A JP H0677806A
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- delay circuit
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Abstract
(57)【要約】
【目的】 出力ピンにＶccレベルを出力できる半導体記
憶装置の出力回路において、出力インピーダンスのミス
マッチによる出力オーバーシュートを防ぐ。 【構成】 出力ブートストラップ容量を複数（４ａ，４
ｂ）にし、レーザーブロー用配線４ｃ，４ｄを設ける等
により、容量を種々に選択可能とすることにより、出力
オーバーシュートを防ぎ、出力ノイズを低減する。
憶装置の出力回路において、出力インピーダンスのミス
マッチによる出力オーバーシュートを防ぐ。 【構成】 出力ブートストラップ容量を複数（４ａ，４
ｂ）にし、レーザーブロー用配線４ｃ，４ｄを設ける等
により、容量を種々に選択可能とすることにより、出力
オーバーシュートを防ぎ、出力ノイズを低減する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置の内
部の信号を増幅して出力する出力回路に関し、特に出力
信号のオーバーシュートを改善できるようにしたものに
関するものである。
部の信号を増幅して出力する出力回路に関し、特に出力
信号のオーバーシュートを改善できるようにしたものに
関するものである。
【０００２】
【従来の技術】図１０は従来の半導体記憶装置の出力回
路を示す回路図である。図において、１，２は電源Ｖcc
と接地との間に相互に直列に接続されたＮＭＯＳトラン
ジスタ、３はＮＭＯＳトランジスタ１のゲートと制御信
号φ1 の入力端との間に接続され、ゲートが電源Ｖccに
接続されたＮＭＯＳトランジスタ、４はＮＭＯＳトラン
ジスタ１のゲートと遅延回路５の出力との間に接続され
た、ブートストラップのためのキャパシタであり、例え
ば５〜６ｐＦの容量値を持つ。５は制御信号φ1を遅延
するための遅延回路であり、例えばインバータ４段分、
即ち、３〜４ｎｓ程度の遅延時間を持つ。ＮはＮＭＯＳ
トランジスタ１，３とキャパシタ４とが共通に接続され
たノード、Ｍは遅延回路５の出力とキャパシタ４とが共
通に接続されたノードである。なお、ＮＭＯＳトランジ
スタ２のゲートには制御信号φ1 の反転信号である制御
信号φ2 が入力されている。なお、この制御信号φ1 ，
φ2とは具体的には半導体記憶装置内部のメモリセルか
らの正規のデータとその論理レベルを反転したデータと
の一対のデータである。
路を示す回路図である。図において、１，２は電源Ｖcc
と接地との間に相互に直列に接続されたＮＭＯＳトラン
ジスタ、３はＮＭＯＳトランジスタ１のゲートと制御信
号φ1 の入力端との間に接続され、ゲートが電源Ｖccに
接続されたＮＭＯＳトランジスタ、４はＮＭＯＳトラン
ジスタ１のゲートと遅延回路５の出力との間に接続され
た、ブートストラップのためのキャパシタであり、例え
ば５〜６ｐＦの容量値を持つ。５は制御信号φ1を遅延
するための遅延回路であり、例えばインバータ４段分、
即ち、３〜４ｎｓ程度の遅延時間を持つ。ＮはＮＭＯＳ
トランジスタ１，３とキャパシタ４とが共通に接続され
たノード、Ｍは遅延回路５の出力とキャパシタ４とが共
通に接続されたノードである。なお、ＮＭＯＳトランジ
スタ２のゲートには制御信号φ1 の反転信号である制御
信号φ2 が入力されている。なお、この制御信号φ1 ，
φ2とは具体的には半導体記憶装置内部のメモリセルか
らの正規のデータとその論理レベルを反転したデータと
の一対のデータである。
【０００３】次に図１０の回路の動作を、図１１のタイ
ミング図を用いて説明する。時刻ｔ1 において、信号φ
1 が０ＶからＶccへ立上がる。これに応答して、ノード
Ｎも０Ｖから立上がるが、ＮＭＯＳトランジスタ３のゲ
ートレベルがＶccであるため、Ｖcc−Ｖthレベルまでし
か立上がらない。これに対し、ノードＭは遅延回路５に
より０Ｖの状態を維持し、時刻ｔ2 になって初めて０Ｖ
からＶccに立上がる。そして、容量４によるブートスト
ラップ効果によりノードＮはＶcc＋Ｖth以上の電圧（以
下、これをＶcc＋αとして示す）にもたらされ、その後
Ｖccに低下する。従って、出力Ｄout は時刻ｔ3 以降、
Ｖccレベルの電位を有する。
ミング図を用いて説明する。時刻ｔ1 において、信号φ
1 が０ＶからＶccへ立上がる。これに応答して、ノード
Ｎも０Ｖから立上がるが、ＮＭＯＳトランジスタ３のゲ
ートレベルがＶccであるため、Ｖcc−Ｖthレベルまでし
か立上がらない。これに対し、ノードＭは遅延回路５に
より０Ｖの状態を維持し、時刻ｔ2 になって初めて０Ｖ
からＶccに立上がる。そして、容量４によるブートスト
ラップ効果によりノードＮはＶcc＋Ｖth以上の電圧（以
下、これをＶcc＋αとして示す）にもたらされ、その後
Ｖccに低下する。従って、出力Ｄout は時刻ｔ3 以降、
Ｖccレベルの電位を有する。
【０００４】なお、以上の動作は信号φ1 が０ＶからＶ
ccに立ち上がった場合について述べたが、信号φ1 が０
Ｖを維持したまま、信号φ2 が０ＶからＶccに立ち上が
った場合、出力Ｄout は接地レベルを出力することはい
うまでもない。
ccに立ち上がった場合について述べたが、信号φ1 が０
Ｖを維持したまま、信号φ2 が０ＶからＶccに立ち上が
った場合、出力Ｄout は接地レベルを出力することはい
うまでもない。
【０００５】
【発明が解決しようとする課題】従来の半導体記憶装置
の出力回路は以上のように構成されているので、仮に信
号φ1 をトランジスタ１のゲートに直結したとすると、
出力ノードＤout にＶcc−Ｖthのレベルしか得られな
い、という問題が解消され、容量４のブートストラップ
作用によって出力Ｄout にＶccそのもののレベルを得る
ことができる。しかしながら、出力部のインピーダンス
のミスマッチにより出力レベルが瞬間的にＶcc以上に上
昇し、これによりノイズが発生し、システムに支障をき
たすという問題点があった。
の出力回路は以上のように構成されているので、仮に信
号φ1 をトランジスタ１のゲートに直結したとすると、
出力ノードＤout にＶcc−Ｖthのレベルしか得られな
い、という問題が解消され、容量４のブートストラップ
作用によって出力Ｄout にＶccそのもののレベルを得る
ことができる。しかしながら、出力部のインピーダンス
のミスマッチにより出力レベルが瞬間的にＶcc以上に上
昇し、これによりノイズが発生し、システムに支障をき
たすという問題点があった。
【０００６】この発明は、上記のような問題点を解消す
るためになされたもので、出力レベルとしてＶccそのも
ののレベルが得られるとともに、出力ノイズを低減でき
る半導体記憶装置の出力回路を得ることを目的としてい
る。
るためになされたもので、出力レベルとしてＶccそのも
ののレベルが得られるとともに、出力ノイズを低減でき
る半導体記憶装置の出力回路を得ることを目的としてい
る。
【０００７】
【課題を解決するための手段】この発明に係る半導体記
憶装置の出力回路は、ブートストラップ容量を複数有
し、レーザブローにより容量を選択可能としたものであ
る。
憶装置の出力回路は、ブートストラップ容量を複数有
し、レーザブローにより容量を選択可能としたものであ
る。
【０００８】また、この発明に係る半導体記憶装置の出
力回路は、ブートストラップ容量を複数有し、ウエハプ
ロセス時のＡｌ配線工程において容量を選択可能とした
ものである。
力回路は、ブートストラップ容量を複数有し、ウエハプ
ロセス時のＡｌ配線工程において容量を選択可能とした
ものである。
【０００９】また、この発明に係る半導体記憶装置の出
力回路は、ブートストラップ容量を複数有し、遅延回路
を用いて段階的に出力レベルを得るようにしたものであ
る。
力回路は、ブートストラップ容量を複数有し、遅延回路
を用いて段階的に出力レベルを得るようにしたものであ
る。
【００１０】また、この発明に係る半導体記憶装置の出
力回路はブートストラップ容量を複数有し、内部制御信
号により容量を選択可能としたものである。
力回路はブートストラップ容量を複数有し、内部制御信
号により容量を選択可能としたものである。
【００１１】さらに、この発明に係る半導体記憶装置の
出力回路はブートストラップ容量及び出力トランジスタ
を複数有し、遅延回路を用いて段階的に出力レベルを得
るようにしたものである。
出力回路はブートストラップ容量及び出力トランジスタ
を複数有し、遅延回路を用いて段階的に出力レベルを得
るようにしたものである。
【００１２】
【作用】この発明における半導体記憶装置の出力回路
は、ブートストラップ容量を複数有することにより、容
量の大きさをレーザーブローにより選択可能にでき、種
々の出力インピーダンスに応じてブースト能力を調整
し、出力レベルとしてはＶccレベルが得られる。
は、ブートストラップ容量を複数有することにより、容
量の大きさをレーザーブローにより選択可能にでき、種
々の出力インピーダンスに応じてブースト能力を調整
し、出力レベルとしてはＶccレベルが得られる。
【００１３】また、この発明における半導体記憶装置の
出力回路は、ブートストラップ容量を複数有することに
より、容量の大きさをウエハプロセス時のＡｌ配線工程
において選択可能にでき、種々の出力インピーダンスに
応じてブースト能力を調整し、出力レベルとしてはＶcc
レベルが得られる。
出力回路は、ブートストラップ容量を複数有することに
より、容量の大きさをウエハプロセス時のＡｌ配線工程
において選択可能にでき、種々の出力インピーダンスに
応じてブースト能力を調整し、出力レベルとしてはＶcc
レベルが得られる。
【００１４】また、この発明における半導体記憶装置の
出力回路は、ブートストラップ容量を複数有し、遅延回
路を用いて段階的に出力レベルを得るようにしたので、
出力レベルとしてはＶccレベルが段階的に得られ、出力
オーバーシュートの発生がより抑制される。
出力回路は、ブートストラップ容量を複数有し、遅延回
路を用いて段階的に出力レベルを得るようにしたので、
出力レベルとしてはＶccレベルが段階的に得られ、出力
オーバーシュートの発生がより抑制される。
【００１５】また、この発明における半導体記憶装置の
出力回路は、ブートストラップ容量を複数有し、半導体
記憶装置内部の信号を用いて活性化，不活性化が制御で
きる遅延回路を用いて段階的に出力レベルを得るように
したので、容量の大きさを選択可能にでき、種々の出力
インピーダンスに応じてブースト能力を調整し、出力レ
ベルとしてはＶccレベルが段階的に得られる。
出力回路は、ブートストラップ容量を複数有し、半導体
記憶装置内部の信号を用いて活性化，不活性化が制御で
きる遅延回路を用いて段階的に出力レベルを得るように
したので、容量の大きさを選択可能にでき、種々の出力
インピーダンスに応じてブースト能力を調整し、出力レ
ベルとしてはＶccレベルが段階的に得られる。
【００１６】さらに、この発明における半導体記憶装置
の出力回路は、ブートストラップ容量および出力トラン
ジスタを複数有し、遅延回路を用いて段階的に出力レベ
ルを得るようにしたので、出力トランジスタのサイズと
容量値を設定することにより、出力レベルとしてはＶcc
レベルが段階的に得られ、その際、段階的に上昇する出
力レベルの傾きを調節でき、出力オーバーシュートの発
生がより抑制される。
の出力回路は、ブートストラップ容量および出力トラン
ジスタを複数有し、遅延回路を用いて段階的に出力レベ
ルを得るようにしたので、出力トランジスタのサイズと
容量値を設定することにより、出力レベルとしてはＶcc
レベルが段階的に得られ、その際、段階的に上昇する出
力レベルの傾きを調節でき、出力オーバーシュートの発
生がより抑制される。
【００１７】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１はこの発明の一実施例による半導
体記憶装置の出力回路を示す。図において、１，２は電
源Ｖccと接地との間に相互に直列に接続されたＮＭＯＳ
トランジスタ、３はＮＭＯＳトランジスタ１のゲートと
制御信号φ1 との間に接続され、ゲートが電源Ｖccに接
続されたＮＭＯＳトランジスタ、４ａ，４ｂはＮＭＯＳ
トランジスタ１のゲートに接続された、ブートストラッ
プのためのキャパシタであり、共にほぼ同一の容量値を
有する。４ｃ，４ｄはキャパシタ４ａ，４ｂとＮＭＯＳ
トランジスタ１のゲートとの間にそれぞれ接続されたレ
ーザブロー用配線、５は制御信号φ1 を遅延するための
遅延回路であり、例えば３〜４ｎｓ程度の遅延時間を有
する。
ついて説明する。図１はこの発明の一実施例による半導
体記憶装置の出力回路を示す。図において、１，２は電
源Ｖccと接地との間に相互に直列に接続されたＮＭＯＳ
トランジスタ、３はＮＭＯＳトランジスタ１のゲートと
制御信号φ1 との間に接続され、ゲートが電源Ｖccに接
続されたＮＭＯＳトランジスタ、４ａ，４ｂはＮＭＯＳ
トランジスタ１のゲートに接続された、ブートストラッ
プのためのキャパシタであり、共にほぼ同一の容量値を
有する。４ｃ，４ｄはキャパシタ４ａ，４ｂとＮＭＯＳ
トランジスタ１のゲートとの間にそれぞれ接続されたレ
ーザブロー用配線、５は制御信号φ1 を遅延するための
遅延回路であり、例えば３〜４ｎｓ程度の遅延時間を有
する。
【００１８】次にその動作について、図２のタイミング
図を用いて説明する。時刻ｔ1 において、信号φ1 が０
ＶからＶccへ立上がる。これに応答してノードＮもＮＭ
ＯＳトランジスタ３によりφ1 のレベルが伝達される
が、そのゲートレベルがＶccであるため、Ｖcc−Ｖthレ
ベルまでしか立上がらない。これに対し、ノードＭは遅
延回路５により０Ｖの状態を維持し、時刻ｔ2 になって
初めて０ＶからＶccへ立上がる。これを受けてノードＮ
はブートストラップ効果によりＶcc＋αレベルまで上昇
する。ノードＮがＶcc＋αまで達すると、出力Ｄout は
Ｖccレベルまで上昇することができる。なお、αはα＜
Ｖthの値を持つものであり、その値は例えば１Ｖであ
る。また、ノードＮの容量をＣN （トランジスタ１のゲ
ート容量を含む），容量４ａの容量値をＣa ，容量４ｂ
の容量値をＣb とすると、電荷保存則に基づく式
図を用いて説明する。時刻ｔ1 において、信号φ1 が０
ＶからＶccへ立上がる。これに応答してノードＮもＮＭ
ＯＳトランジスタ３によりφ1 のレベルが伝達される
が、そのゲートレベルがＶccであるため、Ｖcc−Ｖthレ
ベルまでしか立上がらない。これに対し、ノードＭは遅
延回路５により０Ｖの状態を維持し、時刻ｔ2 になって
初めて０ＶからＶccへ立上がる。これを受けてノードＮ
はブートストラップ効果によりＶcc＋αレベルまで上昇
する。ノードＮがＶcc＋αまで達すると、出力Ｄout は
Ｖccレベルまで上昇することができる。なお、αはα＜
Ｖthの値を持つものであり、その値は例えば１Ｖであ
る。また、ノードＮの容量をＣN （トランジスタ１のゲ
ート容量を含む），容量４ａの容量値をＣa ，容量４ｂ
の容量値をＣb とすると、電荷保存則に基づく式
【００１９】 （Ｖcc−Ｖth）・ＣN ＋αＣa ＋αＣb ≧Ｖcc・（ＣN ＋Ｃa ＋Ｃb ）
【００２０】が成立するように、Ｃa ，Ｃb の値を設定
すればよい。
すればよい。
【００２１】但し、“≧”は“＝”より若干大きいとい
う程度であり、従って、“＝”として計算を行なっても
良いと考えられる。Ｃa ，Ｃb の値は例えばともに５〜
６ｐＦである。
う程度であり、従って、“＝”として計算を行なっても
良いと考えられる。Ｃa ，Ｃb の値は例えばともに５〜
６ｐＦである。
【００２２】ここで、本実施例では、ブートストラップ
容量の最適化を図るために、ブートストラップ容量が２
つ（４ａ，４ｂ）用意されており、その容量値はＮＭＯ
Ｓトランジスタ１のオン抵抗および出力ノードＤout に
接続される出力負荷のインピーダンスによって決定でき
る。従って、出力負荷の種類に応じてその一方を選択す
べく、レーザブロー用の配線４ｃ，４ｄのどちらかをカ
ットすることにより、出力インピーダンスのミスマッチ
を解消でき、時刻ｔ3 における出力インピーダンスのミ
スマッチによるオーバーシュートを抑えることができ、
ノイズの発生を大幅に減少させることができる。
容量の最適化を図るために、ブートストラップ容量が２
つ（４ａ，４ｂ）用意されており、その容量値はＮＭＯ
Ｓトランジスタ１のオン抵抗および出力ノードＤout に
接続される出力負荷のインピーダンスによって決定でき
る。従って、出力負荷の種類に応じてその一方を選択す
べく、レーザブロー用の配線４ｃ，４ｄのどちらかをカ
ットすることにより、出力インピーダンスのミスマッチ
を解消でき、時刻ｔ3 における出力インピーダンスのミ
スマッチによるオーバーシュートを抑えることができ、
ノイズの発生を大幅に減少させることができる。
【００２３】また、容量の両端にレーザブロー用配線を
施してもよく、あるいは容量を２個以上としてその少な
くとも一端にレーザブロー用配線を設ける等により、図
１の実施例と同様の切換えを実現できる。
施してもよく、あるいは容量を２個以上としてその少な
くとも一端にレーザブロー用配線を設ける等により、図
１の実施例と同様の切換えを実現できる。
【００２４】実施例２．なお、上記実施例では、ブート
ストラップ容量４ａ，４ｂとノードＮとの間にレーザブ
ロー用配線を施すようにしたが、図３に示すように、ウ
エハプロセス時において、４ｃのみにＡｌ配線を施し、
４ｄを断線した状態にし、必要に応じてこの断線箇所に
配線を行なうようにしてもよい。
ストラップ容量４ａ，４ｂとノードＮとの間にレーザブ
ロー用配線を施すようにしたが、図３に示すように、ウ
エハプロセス時において、４ｃのみにＡｌ配線を施し、
４ｄを断線した状態にし、必要に応じてこの断線箇所に
配線を行なうようにしてもよい。
【００２５】そして、このように構成することによっ
て、図１の実施例と同様の効果に加え、レーザカットを
行なう必要がないため工程が減少するという効果が得ら
れる。また、断線した状態のものを何種類か作っておい
て、そのうちの最適なものを選択することも可能とな
る。
て、図１の実施例と同様の効果に加え、レーザカットを
行なう必要がないため工程が減少するという効果が得ら
れる。また、断線した状態のものを何種類か作っておい
て、そのうちの最適なものを選択することも可能とな
る。
【００２６】また、容量４ａ，４ｂの両端をノードＭと
Ｎに接続せずに絶縁した状態とし、必要に応じてこの断
線箇所に配線を行なうように構成してもよく、図３の実
施例と同様の効果が得られる。
Ｎに接続せずに絶縁した状態とし、必要に応じてこの断
線箇所に配線を行なうように構成してもよく、図３の実
施例と同様の効果が得られる。
【００２７】また、容量を２個以上とした場合も、その
少なくとも１つの容量の一端、あるいは両端を断線した
状態にし、必要に応じてこの断線箇所に配線を行なうよ
うに構成してもよく、図３の実施例と同様の効果が得ら
れる。
少なくとも１つの容量の一端、あるいは両端を断線した
状態にし、必要に応じてこの断線箇所に配線を行なうよ
うに構成してもよく、図３の実施例と同様の効果が得ら
れる。
【００２８】実施例３．図４はこの発明の他の実施例を
示す半導体記憶装置の出力回路である。この実施例は図
１の実施例におけるレーザブロー用配線をなくするとと
もに、容量４ｂの一端と図１の遅延回路５に相当する遅
延回路５ａの出力との間に遅延回路５ｂを追加したもの
である。なお、遅延回路５ａ，５ｂは共に例えば３〜４
ｎｓ程度の遅延時間を持つ。
示す半導体記憶装置の出力回路である。この実施例は図
１の実施例におけるレーザブロー用配線をなくするとと
もに、容量４ｂの一端と図１の遅延回路５に相当する遅
延回路５ａの出力との間に遅延回路５ｂを追加したもの
である。なお、遅延回路５ａ，５ｂは共に例えば３〜４
ｎｓ程度の遅延時間を持つ。
【００２９】次に動作について図５のタイミング図を用
いて説明する。φ1 が時刻ｔ1 に０ＶからＶccに変化
し、ともに同程度の遅延時間を有する遅延回路５ａ，５
ｂによりノードＭ，ノードＰは時刻ｔ2 ，ｔ3 に０Ｖか
らＶccに変化する。この時、ノードＮは時刻ｔ2 ではＶ
cc−Ｖthまでのレベルしか上昇しないが、時刻ｔ3 ，ｔ
4 になると徐々にＶcc＋αに上昇する。これに応答して
Ｄout は電位が上昇し、Ｖccまで出力され、かつオーバ
ーシュートは起こらない。
いて説明する。φ1 が時刻ｔ1 に０ＶからＶccに変化
し、ともに同程度の遅延時間を有する遅延回路５ａ，５
ｂによりノードＭ，ノードＰは時刻ｔ2 ，ｔ3 に０Ｖか
らＶccに変化する。この時、ノードＮは時刻ｔ2 ではＶ
cc−Ｖthまでのレベルしか上昇しないが、時刻ｔ3 ，ｔ
4 になると徐々にＶcc＋αに上昇する。これに応答して
Ｄout は電位が上昇し、Ｖccまで出力され、かつオーバ
ーシュートは起こらない。
【００３０】このように、図４の実施例によれば、Ｄou
t の出力電位を２段階に分けて上昇し２段目の上昇では
１段目の上昇よりも緩やかに上昇させるようにしたの
で、図１の実施例に比べより確実にオーバーシュートの
発生を防止でき、ノイズの発生をより一層防止できる。
t の出力電位を２段階に分けて上昇し２段目の上昇では
１段目の上昇よりも緩やかに上昇させるようにしたの
で、図１の実施例に比べより確実にオーバーシュートの
発生を防止でき、ノイズの発生をより一層防止できる。
【００３１】なお、遅延回路５ｂの一端はノードＭと接
続せず、φ1 と接続してもよく、上記実施例と同様の効
果を奏する。
続せず、φ1 と接続してもよく、上記実施例と同様の効
果を奏する。
【００３２】また、上記実施例では遅延回路，容量を２
個ずつ設けるようにしたが、遅延回路５ｂと容量４ｂと
の接続点とトランジスタ１のゲートとの間に、別の遅延
回路と容量との直列回路を設ける、等により、遅延回
路，容量をそれぞれ３個以上設けるようにしてもよいこ
とは言うまでもない。
個ずつ設けるようにしたが、遅延回路５ｂと容量４ｂと
の接続点とトランジスタ１のゲートとの間に、別の遅延
回路と容量との直列回路を設ける、等により、遅延回
路，容量をそれぞれ３個以上設けるようにしてもよいこ
とは言うまでもない。
【００３３】実施例４．図６はこの発明のさらに別の実
施例による半導体記憶装置の出力回路である。この実施
例は、図１の実施例において、容量４ｂと遅延回路５ａ
の間に、その遅延時間の和が遅延回路５ａの遅延時間に
ほぼ等しい、２入力ＮＡＮＤ６とインバータ７との直列
回路を設け、制御信号φ3 を２入力ＮＡＮＤ６の一方に
入力し、容量４ｂをブートストラップ容量として用いる
か否かを制御信号φ3 を用いて制御し、この制御信号φ
3 が“Ｈ”レベルの時には容量４ｂについてもこれを選
択し、φ3 が“Ｌ”レベルの時には容量４ａのみを選択
するようにしたものである。
施例による半導体記憶装置の出力回路である。この実施
例は、図１の実施例において、容量４ｂと遅延回路５ａ
の間に、その遅延時間の和が遅延回路５ａの遅延時間に
ほぼ等しい、２入力ＮＡＮＤ６とインバータ７との直列
回路を設け、制御信号φ3 を２入力ＮＡＮＤ６の一方に
入力し、容量４ｂをブートストラップ容量として用いる
か否かを制御信号φ3 を用いて制御し、この制御信号φ
3 が“Ｈ”レベルの時には容量４ｂについてもこれを選
択し、φ3 が“Ｌ”レベルの時には容量４ａのみを選択
するようにしたものである。
【００３４】なおこの制御信号φ3 はＣＡＳ（Column A
ddress Strobe ）信号やＯＥ（Output Enable ）信号等
を遅延させて作ることができる。
ddress Strobe ）信号やＯＥ（Output Enable ）信号等
を遅延させて作ることができる。
【００３５】次に動作について、図７のタイミング図を
用いて説明する。φ1 が時刻ｔ1 に０ＶからＶccに変化
し、ノードＮは０ＶからＶcc−Ｖthレベルに変化する。
また、遅延回路５ａによりノードＭは時刻ｔ2 に０Ｖか
ら５Ｖに変化する。そのため、容量４ａによりブートス
トラップ効果が働き、ノードＮのがＶcc−Ｖthレベルか
ら昇圧されたＶcc＋αレベルに変化する。また、φ3 が
Ｖccレベルの時、ＮＡＮＤゲート６およびインバータ７
の直列回路は図６の遅延回路５ｂと同様にノードＭの信
号を遅延して容量４ｂの一端に印加するため、出力ピン
Ｄout にはＶccレベルが得られる。
用いて説明する。φ1 が時刻ｔ1 に０ＶからＶccに変化
し、ノードＮは０ＶからＶcc−Ｖthレベルに変化する。
また、遅延回路５ａによりノードＭは時刻ｔ2 に０Ｖか
ら５Ｖに変化する。そのため、容量４ａによりブートス
トラップ効果が働き、ノードＮのがＶcc−Ｖthレベルか
ら昇圧されたＶcc＋αレベルに変化する。また、φ3 が
Ｖccレベルの時、ＮＡＮＤゲート６およびインバータ７
の直列回路は図６の遅延回路５ｂと同様にノードＭの信
号を遅延して容量４ｂの一端に印加するため、出力ピン
Ｄout にはＶccレベルが得られる。
【００３６】このように、図６の実施例によれば、半導
体記憶装置内部の制御信号により、遅延回路に相当す
る、ＮＡＮＤゲートおよびインバータの直列回路の活性
化，非活性化を制御できるので、必要に応じてこの直列
回路を制御することにより、ブートストラップ容量の容
量値を増減できる。
体記憶装置内部の制御信号により、遅延回路に相当す
る、ＮＡＮＤゲートおよびインバータの直列回路の活性
化，非活性化を制御できるので、必要に応じてこの直列
回路を制御することにより、ブートストラップ容量の容
量値を増減できる。
【００３７】なお、制御信号φ3 はワイヤボンディング
により“Ｌ”固定として容量を切り離してもよい。
により“Ｌ”固定として容量を切り離してもよい。
【００３８】また、上記実施例では、容量４ｂに対して
のみ２入力ＮＡＮＤとインバータとを設けるようにした
が、容量を更に増加し、これらに対して２入力ＮＡＮＤ
とインバータとを設けるようにしてもよいことは言うま
でもない。
のみ２入力ＮＡＮＤとインバータとを設けるようにした
が、容量を更に増加し、これらに対して２入力ＮＡＮＤ
とインバータとを設けるようにしてもよいことは言うま
でもない。
【００３９】実施例５．図８はこの発明のさらに他の実
施例による半導体記憶装置の出力回路である。この実施
例は図４の実施例にＮＭＯＳトランジスタ１ｂ，３ｂを
追加したものである。
施例による半導体記憶装置の出力回路である。この実施
例は図４の実施例にＮＭＯＳトランジスタ１ｂ，３ｂを
追加したものである。
【００４０】次に動作について、図９のタイミング図を
用いて説明する。φ1 が時刻ｔ1 に０ＶからＶccに変化
し、ノードＮおよびノードＰは０ＶからＶcc−Ｖthレベ
ルに変化する。また、それぞれ同程度の遅延時間を持つ
遅延回路５ａ，５ｂによりノードＭ，ノードＱは時刻ｔ
2 ，ｔ3 に０Ｖから５Ｖに変化する。そのため、容量４
ａ，４ｂによりブートストラップ効果が働き、ノード
Ｎ，ＰのレベルがＶcc＋α1 ，Ｖcc＋α2 に昇圧され、
出力ピンＤout にはＶccそのもののレベルが得られる。
なお、α1 ，α2 はα1 ，α2 ＜Ｖthかつα1 ＋α2≧
Ｖthの関係があり、例えばその値はともに１Ｖである。
用いて説明する。φ1 が時刻ｔ1 に０ＶからＶccに変化
し、ノードＮおよびノードＰは０ＶからＶcc−Ｖthレベ
ルに変化する。また、それぞれ同程度の遅延時間を持つ
遅延回路５ａ，５ｂによりノードＭ，ノードＱは時刻ｔ
2 ，ｔ3 に０Ｖから５Ｖに変化する。そのため、容量４
ａ，４ｂによりブートストラップ効果が働き、ノード
Ｎ，ＰのレベルがＶcc＋α1 ，Ｖcc＋α2 に昇圧され、
出力ピンＤout にはＶccそのもののレベルが得られる。
なお、α1 ，α2 はα1 ，α2 ＜Ｖthかつα1 ＋α2≧
Ｖthの関係があり、例えばその値はともに１Ｖである。
【００４１】また、ノードＮの容量をＣN （トランジス
タ１ａのゲート容量を含む），ノードＰの容量をＣp
（トランジスタ１ｂのゲート容量を含む），容量４ａの
容量値をＣa ，容量４ｂの容量値をＣb とすると、電荷
保存則に基づく式
タ１ａのゲート容量を含む），ノードＰの容量をＣp
（トランジスタ１ｂのゲート容量を含む），容量４ａの
容量値をＣa ，容量４ｂの容量値をＣb とすると、電荷
保存則に基づく式
【００４２】 （Ｖcc−Ｖth）・（ＣN ＋Ｃp ）＋αＣa ＋αＣb ≧Ｖcc・（ＣN ＋Ｃa ＋Ｃ b ）
【００４３】が成立するように、Ｃa ，Ｃb の値を設定
すればよい。
すればよい。
【００４４】但し、“≧”は“＝”より若干大きいとい
う程度であり、従って、“＝”として計算を行なっても
良いと思われる。Ｃa ，Ｃb の値は例えばともに５〜６
ｐＦである。
う程度であり、従って、“＝”として計算を行なっても
良いと思われる。Ｃa ，Ｃb の値は例えばともに５〜６
ｐＦである。
【００４５】このように、図８の実施例によれば、出力
ピンＤout にＶccを出力させるための出力トランジスタ
を２つ（１ａ，１ｂ）有しているので、トランジスタ１
ａ，１ｂのサイズおよび容量４ａ，４ｂの値を変えるこ
とにより、２段階に上昇する電位の傾きを調節すること
が可能になる。なお、その勾配を急にするにはトランジ
スタサイズおよび容量値を大きくすればよい。
ピンＤout にＶccを出力させるための出力トランジスタ
を２つ（１ａ，１ｂ）有しているので、トランジスタ１
ａ，１ｂのサイズおよび容量４ａ，４ｂの値を変えるこ
とにより、２段階に上昇する電位の傾きを調節すること
が可能になる。なお、その勾配を急にするにはトランジ
スタサイズおよび容量値を大きくすればよい。
【００４６】また、上記実施例では遅延回路，容量，ブ
ートストラップ用トランジスタ，出力トランジスタを２
個ずつ設けるようにしたが、それぞれ３個以上設けるこ
とにより、電位を３段階以上の段階で上昇させるように
してもよいことは言うまでもない。
ートストラップ用トランジスタ，出力トランジスタを２
個ずつ設けるようにしたが、それぞれ３個以上設けるこ
とにより、電位を３段階以上の段階で上昇させるように
してもよいことは言うまでもない。
【００４７】
【発明の効果】以上のように、この発明に係る半導体記
憶装置の出力回路によれば、ブートストラップ容量を複
数有し、レーザブローにより容量を選択可能としたの
で、容量の大きさをレーザーブローにより選択可能にで
き、種々の出力インピーダンスに応じてブースト能力を
調整でき、しかもその出力レベルとしてはＶccレベルが
得られる効果がある。
憶装置の出力回路によれば、ブートストラップ容量を複
数有し、レーザブローにより容量を選択可能としたの
で、容量の大きさをレーザーブローにより選択可能にで
き、種々の出力インピーダンスに応じてブースト能力を
調整でき、しかもその出力レベルとしてはＶccレベルが
得られる効果がある。
【００４８】また、この発明に係る半導体記憶装置の出
力回路によれば、ブートストラップ容量を複数有し、ウ
エハプロセス時のＡｌ配線工程において容量を選択可能
としたので、容量の大きさをウエハプロセス時のＡｌ配
線工程において選択可能にでき、種々の出力インピーダ
ンスに応じてブースト能力を調整でき、しかもその出力
レベルとしてはＶccレベルが得られる効果がある。
力回路によれば、ブートストラップ容量を複数有し、ウ
エハプロセス時のＡｌ配線工程において容量を選択可能
としたので、容量の大きさをウエハプロセス時のＡｌ配
線工程において選択可能にでき、種々の出力インピーダ
ンスに応じてブースト能力を調整でき、しかもその出力
レベルとしてはＶccレベルが得られる効果がある。
【００４９】また、この発明に係る半導体記憶装置の出
力回路によれば、ブートストラップ容量を複数有し、遅
延回路を用いて段階的に出力レベルを得るようにしたの
で、出力レベルとしてはＶccレベルが段階的に得られ、
しかも出力オーバーシュートの発生をより抑制できる効
果がある。
力回路によれば、ブートストラップ容量を複数有し、遅
延回路を用いて段階的に出力レベルを得るようにしたの
で、出力レベルとしてはＶccレベルが段階的に得られ、
しかも出力オーバーシュートの発生をより抑制できる効
果がある。
【００５０】また、この発明に係る半導体記憶装置の出
力回路によれば、ブートストラップ容量を複数有し、内
部制御信号により容量を選択可能としたので、半導体記
憶装置内部の信号を用いて、容量の大きさを選択可能に
でき、種々の出力インピーダンスに応じてブースト能力
を調整でき、しかもその出力レベルとしてはＶccレベル
が段階的に得られる効果がある。
力回路によれば、ブートストラップ容量を複数有し、内
部制御信号により容量を選択可能としたので、半導体記
憶装置内部の信号を用いて、容量の大きさを選択可能に
でき、種々の出力インピーダンスに応じてブースト能力
を調整でき、しかもその出力レベルとしてはＶccレベル
が段階的に得られる効果がある。
【００５１】さらに、この発明に係る半導体記憶装置の
出力回路によれば、ブートストラップ容量及び出力トラ
ンジスタを複数有し、遅延回路を用いて段階的に出力レ
ベルを得るようにしたので、出力トランジスタのサイズ
と容量値を適宜設定することにより、出力レベルとして
はＶccレベルが段階的に得られ、その際、段階的に上昇
する出力レベルの傾きを調節でき、出力オーバーシュー
トの発生をより抑制できる効果がある。
出力回路によれば、ブートストラップ容量及び出力トラ
ンジスタを複数有し、遅延回路を用いて段階的に出力レ
ベルを得るようにしたので、出力トランジスタのサイズ
と容量値を適宜設定することにより、出力レベルとして
はＶccレベルが段階的に得られ、その際、段階的に上昇
する出力レベルの傾きを調節でき、出力オーバーシュー
トの発生をより抑制できる効果がある。
【図１】この発明の一実施例による半導体記憶装置の出
力回路を示す回路図である。
力回路を示す回路図である。
【図２】この発明の一実施例の動作を説明するためのタ
イミング図である。
イミング図である。
【図３】この発明の他の実施例による半導体記憶装置の
出力回路を示す回路図である。
出力回路を示す回路図である。
【図４】この発明の他の実施例による半導体記憶装置の
出力回路を示す回路図である。
出力回路を示す回路図である。
【図５】この発明の他の実施例の動作を説明するための
タイミング図である。
タイミング図である。
【図６】この発明の他の実施例による半導体記憶装置の
出力回路を示す回路図である。
出力回路を示す回路図である。
【図７】この発明の他の実施例の動作を説明するための
タイミング図である。
タイミング図である。
【図８】この発明の他の実施例による半導体記憶装置の
出力回路を示す回路図である。
出力回路を示す回路図である。
【図９】この発明の他の実施例の動作を説明するための
タイミング図である。
タイミング図である。
【図１０】従来の半導体記憶装置の出力回路を示す回路
図である。
図である。
【図１１】従来例の動作を説明するためのタイミング図
である。
である。
１ ＮＭＯＳトランジスタ １ａ ＮＭＯＳトランジスタ １ｂ ＮＭＯＳトランジスタ ２ ＮＭＯＳトランジスタ ３ ＮＭＯＳトランジスタ ３ａ ＮＭＯＳトランジスタ ３ｂ ＮＭＯＳトランジスタ ４ａ キャパシタ ４ｂ キャパシタ ４ｃ レーザブロー用配線 ４ｄ レーザブロー用配線 ５ 遅延回路 ５ａ 遅延回路 ５ｂ 遅延回路 ６ ２入力ＮＡＮＤ ７ インバータ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/06 Ｃ 9184−5Ｊ 17/16 Ｈ 9184−5Ｊ 6741−5Ｌ Ｇ１１Ｃ 11/34 ３５４ Ａ
Claims (5)
- 【請求項１】 電源電位と出力ノードとの間に接続され
た第１の電界効果素子と、 前記第１の電界効果素子の制御電極と第１の制御信号の
入力ノードとの間に接続された第２の電界効果素子と、 一端が前記第１の制御信号の入力ノードに接続された遅
延回路と、 前記遅延回路の他端と前記第１の電界効果素子の制御電
極との間に接続された複数の容量素子と、 前記複数の容量素子の各々と、前記遅延回路の他端と前
記第１の電界効果素子の制御電極との接続，非接続をレ
ーザブローにより選択可能とする接続選択手段とを備え
たことを特徴とする半導体記憶装置の出力回路。 - 【請求項２】 前記接続選択手段による選択を、前記レ
ーザブローによる選択に代えて、ウエハプロセス中の配
線工程において行なうことを特徴とする請求項１記載の
半導体記憶装置の出力回路。 - 【請求項３】 電源電位と出力ノードとの間に接続され
た第１の電界効果素子と、 前記第１の電界効果素子の制御電極と前記第１の制御信
号の入力ノードとの間に接続された第２の電界効果素子
と、 一端が前記第１の制御信号の入力ノードに接続された第
１の遅延回路と、 前記第１の遅延回路の他端と前記第１の電界効果素子の
制御電極との間に接続された容量素子と、 一端が前記第１の遅延回路の他端と前記第１の電界効果
素子の制御電極との接続点に接続された第２の遅延回路
と、 前記第２の遅延回路の他端と前記第１の電界効果素子の
制御電極との間に接続された容量素子とを備えたことを
特徴とする半導体記憶装置の出力回路。 - 【請求項４】 前記第２の遅延回路が、第２の制御信号
によりその活性化，非活性化が選択可能なものであるこ
とを特徴とする請求項３記載の半導体記憶装置の出力回
路。 - 【請求項５】 電源電位と出力ノードとの間に接続され
た第１，第２の電界効果素子と、 第１の制御信号の入力ノードと前記第１，第２の電界効
果素子の制御電極との間に接続された第３，第４の電界
効果素子と、 一端が前記第１の制御信号の入力ノードに接続された第
１の遅延回路と、 前記第１の遅延回路の他端と前記第１の電界効果素子の
制御電極との間に接続された容量素子と、 一端が前記第１の遅延回路の他端に接続された第２の遅
延回路と、 前記第２の遅延回路の他端と前記第２の電界効果素子の
制御電極との間に接続された容量素子とを備えたことを
特徴とする半導体記憶装置の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4254087A JPH0677806A (ja) | 1992-08-26 | 1992-08-26 | 半導体記憶装置の出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4254087A JPH0677806A (ja) | 1992-08-26 | 1992-08-26 | 半導体記憶装置の出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677806A true JPH0677806A (ja) | 1994-03-18 |
Family
ID=17260048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4254087A Pending JPH0677806A (ja) | 1992-08-26 | 1992-08-26 | 半導体記憶装置の出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677806A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929686A (en) * | 1996-08-20 | 1999-07-27 | Nec Corporation | Semiconductor device with boot-strap output circuit and clamping circuit |
| JP2010004532A (ja) * | 2008-06-18 | 2010-01-07 | Samsung Electronics Co Ltd | インバータ素子及びその動作方法 |
| JP2016510932A (ja) * | 2013-03-15 | 2016-04-11 | シノプシス， インコーポレイテッドＳｙｎ０Ｐｓｙｓ， Ｉｎｃ． | 負ビットライン電圧生成回路 |
| WO2023090029A1 (ja) * | 2021-11-16 | 2023-05-25 | ローム株式会社 | 電源制御装置、スイッチング電源 |
-
1992
- 1992-08-26 JP JP4254087A patent/JPH0677806A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929686A (en) * | 1996-08-20 | 1999-07-27 | Nec Corporation | Semiconductor device with boot-strap output circuit and clamping circuit |
| JP2010004532A (ja) * | 2008-06-18 | 2010-01-07 | Samsung Electronics Co Ltd | インバータ素子及びその動作方法 |
| JP2016510932A (ja) * | 2013-03-15 | 2016-04-11 | シノプシス， インコーポレイテッドＳｙｎ０Ｐｓｙｓ， Ｉｎｃ． | 負ビットライン電圧生成回路 |
| WO2023090029A1 (ja) * | 2021-11-16 | 2023-05-25 | ローム株式会社 | 電源制御装置、スイッチング電源 |
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