JPS62177799A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62177799A JPS62177799A JP61018717A JP1871786A JPS62177799A JP S62177799 A JPS62177799 A JP S62177799A JP 61018717 A JP61018717 A JP 61018717A JP 1871786 A JP1871786 A JP 1871786A JP S62177799 A JPS62177799 A JP S62177799A
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- JP
- Japan
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- memory cell
- drain
- decoder
- cell
- write
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、半導体記憶装置に関するもので、特にＭＯ
Ｓ型のプログラマブルＲＯＭに使用されるものである。
Ｓ型のプログラマブルＲＯＭに使用されるものである。
［発明の技術的背景とその問題点コ
一般に、ＭＯＳ型のプログラマブルＲＯＭにＪ）けるメ
モリセルは、第３図に示すような周辺とは電気的に絶縁
されたフローティングゲート構選を有する二層ゲート構
造のトランジスタセルにより構成されている。すなわち
、Ｐ型の半導体基板１１には、ソース、ドレイン領域と
してのＮ型不純物領域１２．１３が所定間隔に離間して
形成される。これら不純物領域１２．１３間の半導体基
板上には、酸化膜を介してフローティングゲート１４が
形成され、このフローティングゲート１４上には酸化膜
を介してコントロールゲート１５が形成される。
モリセルは、第３図に示すような周辺とは電気的に絶縁
されたフローティングゲート構選を有する二層ゲート構
造のトランジスタセルにより構成されている。すなわち
、Ｐ型の半導体基板１１には、ソース、ドレイン領域と
してのＮ型不純物領域１２．１３が所定間隔に離間して
形成される。これら不純物領域１２．１３間の半導体基
板上には、酸化膜を介してフローティングゲート１４が
形成され、このフローティングゲート１４上には酸化膜
を介してコントロールゲート１５が形成される。
上記のような構成において、メモリセルへのデータの書
き込みは、コントロールゲート１５と、ドレイン領域１
３との間に高電圧を印加し、ドレイン領域１３．ソース
領［１２間を動く電子に高いエネルギーを与え、フロー
ティングゲート１４に電子を取り込んで行なう。
き込みは、コントロールゲート１５と、ドレイン領域１
３との間に高電圧を印加し、ドレイン領域１３．ソース
領［１２間を動く電子に高いエネルギーを与え、フロー
ティングゲート１４に電子を取り込んで行なう。
ところで、フローティングゲート１４への電子の注入は
、セルサイズの縮小やこのフローティングゲート１４を
取り囲む酸化膜のＳＳ化により高速化されており、書き
込みに必要な時間は短くなっている。しかし、上述した
セルへの書き込みを行なった後、同一のコントロールゲ
ートラインまたは同一のトレインライン上の他のセルに
書き込みを行なう際、既に書き込みを終了したセルのコ
ントロールゲートまたはドレインに高電圧が印加される
ため、フローティングゲート１４に取り込んであった電
子がこのフローティングゲートを取り囲む酸化膜を介し
て逃げる現象が発生することがある。
、セルサイズの縮小やこのフローティングゲート１４を
取り囲む酸化膜のＳＳ化により高速化されており、書き
込みに必要な時間は短くなっている。しかし、上述した
セルへの書き込みを行なった後、同一のコントロールゲ
ートラインまたは同一のトレインライン上の他のセルに
書き込みを行なう際、既に書き込みを終了したセルのコ
ントロールゲートまたはドレインに高電圧が印加される
ため、フローティングゲート１４に取り込んであった電
子がこのフローティングゲートを取り囲む酸化膜を介し
て逃げる現象が発生することがある。
この現象について第４図を参照しつつ詳しく説明する。
第４因においてＷＬ！、ＷＬ２はワードライン、ＢＬｌ
、８１２はビットライン、Ｍｌｌ。
、８１２はビットライン、Ｍｌｌ。
Ｍｌｌ、−はメモリセル、Ｑｓ 、 Ｑ２ 、−、 Ｑ
ｎはビットラインＢＬ＋ 、Ｂ１０の選択用トランジス
タ、ＱＤは寝き込み電圧Ｖｐｐを印加するための負荷ト
ランジスタである。上記のような構成において、セルＭ
ｌｌをプログラムする場合には、ワードラインＷＬＩお
よびビットラインＢＬ１に高電圧が印加される。この時
、他のワードラインおよびビットラインはＯｖに設定さ
れる。そして、上記セルＭ＋ ｓへの畠き込み終了後、
セルＭ２１をプログラムするものとすると、ワードライ
ンＷ Ｌ ｔおよびビットラインＢＬ２に高電圧が印加
される。この際、セルｆｖｈｔには書き込みの選択がさ
れていないにもかかわらず、コントロールゲートに高電
圧が印加される。このため、セルＭｌ １のフローティ
ングゲートとコントロールゲートとの間の酸化膜の絶縁
耐圧が充分でないと、セルＭ１ｔのフローティングゲー
トに取り込まれている電子は、コントロールゲート側の
電界により酸化膜を介して逃げてしまう。また、セルＭ
ｌ １への書き込み終了後、セルＭ１２をプログラムす
る場合には、ワードラインＷＬ２とビットラインＢＬ１
に高電圧が印加される。この際、セルＭ１１のドレイン
にも高電圧が印加される。この時、フローティングゲー
トとドレイン領域間の酸化膜の絶縁耐圧が充分でないと
、フローティングゲートに蓄積された電子がドレイン側
に抜けてしまうことになる。このような不良は古き込み
時間が長いほど発生しやすい。このため、ＭＯ８型プロ
グラムＲＯＭの出荷検査においては、書き込み時間がカ
タログで補償するよりもずっと短時間で可能であるにも
かかわらず、上述したような不良を回避するために、カ
タログ通りの長い書き込み時間でテストしている。
ｎはビットラインＢＬ＋ 、Ｂ１０の選択用トランジス
タ、ＱＤは寝き込み電圧Ｖｐｐを印加するための負荷ト
ランジスタである。上記のような構成において、セルＭ
ｌｌをプログラムする場合には、ワードラインＷＬＩお
よびビットラインＢＬ１に高電圧が印加される。この時
、他のワードラインおよびビットラインはＯｖに設定さ
れる。そして、上記セルＭ＋ ｓへの畠き込み終了後、
セルＭ２１をプログラムするものとすると、ワードライ
ンＷ Ｌ ｔおよびビットラインＢＬ２に高電圧が印加
される。この際、セルｆｖｈｔには書き込みの選択がさ
れていないにもかかわらず、コントロールゲートに高電
圧が印加される。このため、セルＭｌ １のフローティ
ングゲートとコントロールゲートとの間の酸化膜の絶縁
耐圧が充分でないと、セルＭ１ｔのフローティングゲー
トに取り込まれている電子は、コントロールゲート側の
電界により酸化膜を介して逃げてしまう。また、セルＭ
ｌ １への書き込み終了後、セルＭ１２をプログラムす
る場合には、ワードラインＷＬ２とビットラインＢＬ１
に高電圧が印加される。この際、セルＭ１１のドレイン
にも高電圧が印加される。この時、フローティングゲー
トとドレイン領域間の酸化膜の絶縁耐圧が充分でないと
、フローティングゲートに蓄積された電子がドレイン側
に抜けてしまうことになる。このような不良は古き込み
時間が長いほど発生しやすい。このため、ＭＯ８型プロ
グラムＲＯＭの出荷検査においては、書き込み時間がカ
タログで補償するよりもずっと短時間で可能であるにも
かかわらず、上述したような不良を回避するために、カ
タログ通りの長い書き込み時間でテストしている。
上述したような不良を効果的に除去するためのテスト回
路として、ゲートストレス回路およびドレインスートレ
ス回路と呼ばれるものが提案されている。ゲートストレ
ス回路は、外部からの特殊な制御信号により全てのコン
１−ロールゲートラインに高Ｎ圧を印加する回路で、こ
の際全てのドレインラインはＯＶとなる。そして、短い
書ぎ込み時間で全てのセルのフローティングゲートに電
子を注入したあと、上記ゲートストレス回路を作動させ
ることにより、フローティングゲートとコントロールゲ
ート間の絶縁耐圧不良による電子の流出を短時間で検査
できるようになっている。
路として、ゲートストレス回路およびドレインスートレ
ス回路と呼ばれるものが提案されている。ゲートストレ
ス回路は、外部からの特殊な制御信号により全てのコン
１−ロールゲートラインに高Ｎ圧を印加する回路で、こ
の際全てのドレインラインはＯＶとなる。そして、短い
書ぎ込み時間で全てのセルのフローティングゲートに電
子を注入したあと、上記ゲートストレス回路を作動させ
ることにより、フローティングゲートとコントロールゲ
ート間の絶縁耐圧不良による電子の流出を短時間で検査
できるようになっている。
一方、ドレインストレス回路は、外部からの制御信号に
より全てのドレインラインに高電圧を印加するである。
より全てのドレインラインに高電圧を印加するである。
この際、全てのコントロールラインはＯｖとなる。これ
によって、上記ゲートストレス回路と同様にフローティ
ングゲートとドレイン領域間の絶縁耐圧不良による電子
の流出を検査できる。
によって、上記ゲートストレス回路と同様にフローティ
ングゲートとドレイン領域間の絶縁耐圧不良による電子
の流出を検査できる。
しかし、上記ドレインストレス回路を用いた場合、全て
のコントロールゲートがＯＶであるのでオン状態となる
セルが存在せず、印加する高電圧は実際の磨き込み状態
でのドレイン印加電圧より数ボルト高くなってしまう。
のコントロールゲートがＯＶであるのでオン状態となる
セルが存在せず、印加する高電圧は実際の磨き込み状態
でのドレイン印加電圧より数ボルト高くなってしまう。
例えば、前記第４図におけるセルＭ１ｔに書き込みを行
なったあと、セルＭ１２に書き込みを行なう場合、セル
Ｍｔｔのドレインに高電圧が印加されるが、この時セル
Ｍ１２はコントロールゲートに高電圧が印加されている
ためオンしており、ドレインの電圧は負荷トランジスタ
ＱＤとセルＭ１２との抵抗比で分圧された電圧となる。
なったあと、セルＭ１２に書き込みを行なう場合、セル
Ｍｔｔのドレインに高電圧が印加されるが、この時セル
Ｍ１２はコントロールゲートに高電圧が印加されている
ためオンしており、ドレインの電圧は負荷トランジスタ
ＱＤとセルＭ１２との抵抗比で分圧された電圧となる。
しかし、ドレインストレス回路を使用した場合にはオン
状態となるセルが存在せず、実際の使用時より高い電圧
でテストすることになる。このため、実際の使用状態で
は良品であるものを不良品と誤判定する危険がある。
状態となるセルが存在せず、実際の使用時より高い電圧
でテストすることになる。このため、実際の使用状態で
は良品であるものを不良品と誤判定する危険がある。
Ｅ発明の目的コ
この発明は、上記のような事情に鑑みてなされたもので
、その目的とするところは、ドレインストレス回路を使
用する際に、実際の使用状態と同じドレイン印加電圧で
テストが可能な半導体記憶装置を提供することである。
、その目的とするところは、ドレインストレス回路を使
用する際に、実際の使用状態と同じドレイン印加電圧で
テストが可能な半導体記憶装置を提供することである。
［発明の概要］
すなわち、この発明においては、上記の目的を達成する
ために、正規のメモリセルのほかに各出力ブロックある
いは各ビットラインに検査用のメモリセルを設け、ドレ
インストレス回路の使用時に上記検査用メモリセルをさ
き込み状態に設定することにより、正規のメモリセルの
ドレイン電圧を実使用状態に近づけるようにしている。
ために、正規のメモリセルのほかに各出力ブロックある
いは各ビットラインに検査用のメモリセルを設け、ドレ
インストレス回路の使用時に上記検査用メモリセルをさ
き込み状態に設定することにより、正規のメモリセルの
ドレイン電圧を実使用状態に近づけるようにしている。
［発明の実施例］
以下、この発明の一実施例について図面を参照して説明
する。ここでは、説明を簡単にするために記憶容認が１
６ビツトの半導体記憶装置について説明する。第１図に
おいて、Ａｌ−Ａ４はアドレス入力端子で、これらアド
レス入力端子Ａｓ〜Ａ４に入力されたアドレス信号Ａ
ｄｄｌ”−□ Ａ ｄｄ＋はそれぞれ、入力バッフ７１
６１〜１６４に供給される。
する。ここでは、説明を簡単にするために記憶容認が１
６ビツトの半導体記憶装置について説明する。第１図に
おいて、Ａｌ−Ａ４はアドレス入力端子で、これらアド
レス入力端子Ａｓ〜Ａ４に入力されたアドレス信号Ａ
ｄｄｌ”−□ Ａ ｄｄ＋はそれぞれ、入力バッフ７１
６１〜１６４に供給される。
上記人力バッファ１６１の一方の出力Ｂ０１゜ＢＯｒお
よび入力バッファ１６２の出力はＹデコーダ１７に、上
記人力バッファｉｅ３．１６４の出力はＸデコーダ１８
にそれぞれ供給される。そして、上記Ｙデコーダ１７に
より上記人力バッファ１６． 、１６２の出力がデコー
ドされてワードラインＷＬ１〜Ｗ Ｌ ４が選択される
。また、上記Ｘデコーダ１８の出力により上記人力バッ
ファ１６３ 、１６４の出力がデコードされてビットラ
イン選択用トランジスタ０１〜Ｑ４が導通制御され、ビ
ットラインＢＬｒ〜ＢＬ４が選択される。これによって
、メモリセルアレイ並の中から所定のメモリセルＭｔｊ
（ｉ−１〜４． Ｊ−１〜４）が選択される。上記ビ
ットライン選択用トランジスタ０１〜Ｑ４の一端は共通
接続されており、この共通接続点には例えば外部からの
書き込み制御信号ＷＣ８によって制御される占き込み／
非書き込み切換回路１９を介して書き込み電圧ｖｐｐが
印加される。上記ビットライン選択用トランジスタ０１
〜Ｑ４の一端側共通接続点と接地点間には検査用メモリ
セルＤＭが接続され、この検査用メモリセルＤＭはスイ
ッチ回路２１て制御され、書き込み電圧ｖｐｐを上記検
査用メモリセルＤＭに印加するか否かを決定する。また
、上記人力バッファ１６１の出力Ｂ○２は、Ｘデコーダ
１８およびＹデコーダ１７にも供給されており、この出
力ＢＯ２がＸデコーダ１８およびＹデコーダ１７に供給
された時に、全てのビットラインＢＬｒ〜ＢＬ４および
ワードラインＷＬｔ〜ＷＬ４が同時に選択されるように
なっている。なお、ワードラインＷＬＩ〜ＷＬ４に各々
接続されたトランジスタＷＱ！、ＷＱ２はそれぞれ、デ
ータの古き込み時に選択されたワード線に書き込み電圧
ｖｐｐを印加するためのもので、上記書き込み／非囚き
込み切換回路１９と同様に、例えば外部からの古き込み
制御信号ＷＣ８によって制御される。
よび入力バッファ１６２の出力はＹデコーダ１７に、上
記人力バッファｉｅ３．１６４の出力はＸデコーダ１８
にそれぞれ供給される。そして、上記Ｙデコーダ１７に
より上記人力バッファ１６． 、１６２の出力がデコー
ドされてワードラインＷＬ１〜Ｗ Ｌ ４が選択される
。また、上記Ｘデコーダ１８の出力により上記人力バッ
ファ１６３ 、１６４の出力がデコードされてビットラ
イン選択用トランジスタ０１〜Ｑ４が導通制御され、ビ
ットラインＢＬｒ〜ＢＬ４が選択される。これによって
、メモリセルアレイ並の中から所定のメモリセルＭｔｊ
（ｉ−１〜４． Ｊ−１〜４）が選択される。上記ビ
ットライン選択用トランジスタ０１〜Ｑ４の一端は共通
接続されており、この共通接続点には例えば外部からの
書き込み制御信号ＷＣ８によって制御される占き込み／
非書き込み切換回路１９を介して書き込み電圧ｖｐｐが
印加される。上記ビットライン選択用トランジスタ０１
〜Ｑ４の一端側共通接続点と接地点間には検査用メモリ
セルＤＭが接続され、この検査用メモリセルＤＭはスイ
ッチ回路２１て制御され、書き込み電圧ｖｐｐを上記検
査用メモリセルＤＭに印加するか否かを決定する。また
、上記人力バッファ１６１の出力Ｂ○２は、Ｘデコーダ
１８およびＹデコーダ１７にも供給されており、この出
力ＢＯ２がＸデコーダ１８およびＹデコーダ１７に供給
された時に、全てのビットラインＢＬｒ〜ＢＬ４および
ワードラインＷＬｔ〜ＷＬ４が同時に選択されるように
なっている。なお、ワードラインＷＬＩ〜ＷＬ４に各々
接続されたトランジスタＷＱ！、ＷＱ２はそれぞれ、デ
ータの古き込み時に選択されたワード線に書き込み電圧
ｖｐｐを印加するためのもので、上記書き込み／非囚き
込み切換回路１９と同様に、例えば外部からの古き込み
制御信号ＷＣ８によって制御される。
上記人力バッファ１６１は、２つのしきいｌｆ［？Ｉｆ
ｆ圧を有しており、例えば低レベルを約○Ｖ１ｒ３．Ｏ
Ｖ＜第１高レベル＜５．ＯＶＪ、「第２高レベル＞６．
ＯＶＪとすると、アドレス入力端子Ａ１に低レベルの信
号が供給された場合には、その出力Ｂｏ１が”Ｏ” Ｌ
、ｔヘル（ＢＯｔ ｆ、ｔ ” １ ”レベル）、第１
高レベルの信号が供給された場合には１”レベル（ＢＯ
Ｉは゛０゛°レベル）、第２高レベルの信号が供給され
た場合には、出力ＢＯ２がＨ”レベルとなるように構成
されている。
ｆ圧を有しており、例えば低レベルを約○Ｖ１ｒ３．Ｏ
Ｖ＜第１高レベル＜５．ＯＶＪ、「第２高レベル＞６．
ＯＶＪとすると、アドレス入力端子Ａ１に低レベルの信
号が供給された場合には、その出力Ｂｏ１が”Ｏ” Ｌ
、ｔヘル（ＢＯｔ ｆ、ｔ ” １ ”レベル）、第１
高レベルの信号が供給された場合には１”レベル（ＢＯ
Ｉは゛０゛°レベル）、第２高レベルの信号が供給され
た場合には、出力ＢＯ２がＨ”レベルとなるように構成
されている。
上記人力バッファ１６１の入出力の関係を下表−１に示
す。
す。
表−１
ここでは、説明のために各レベルを次のように定義して
いる。Ｏ近くの低レベル−〇、５ｖ近くの高レベル−１
，６Ｖ以上の高レベル−Ｈ′、○Ｖ近くの低レベルより
高い高レベル＝ト」。但し、＊はＯまたは１のどららで
も良い状態を示している。
いる。Ｏ近くの低レベル−〇、５ｖ近くの高レベル−１
，６Ｖ以上の高レベル−Ｈ′、○Ｖ近くの低レベルより
高い高レベル＝ト」。但し、＊はＯまたは１のどららで
も良い状態を示している。
今、アドレス入力端子Ａ＋に供給される信号がＨ′のレ
ベルになった時を含めたＸデコーダ１８およびＹデコー
ダ１７の書き込み状態での出力は、下表−２１表−３に
示ずようになる。
ベルになった時を含めたＸデコーダ１８およびＹデコー
ダ１７の書き込み状態での出力は、下表−２１表−３に
示ずようになる。
表−２
表−３
通常の書き込みを実施したあと、アドレス入力端子Ａ１
のレベルをＨ′のレベルに設定すると、全てのカラムデ
コード出力１Ｘ〜４ＸはＨレベルとなり、かつ全てのワ
ードラインＷＬ＋”ＷＬ４の電位は０に設定されるため
、前述したドレインストレスの状態となる。この時、入
力バッフ７１６１の出力ＢＯ２によりスイッチ回路２１
が制御され、検査用メモリセルＤＭのコントロールゲー
トに店き込み電圧ｖｐｐが印加される。この状態で書き
込み制御信号ＷＣ８が書き込み／非書き込み切換回路１
９に供給されると、検査用メモリセルＤＭのドレインに
書き込み電圧ｖｐｐが印加される。従って、検査用メモ
リセルＤＭのドレイン、コントロールゲート間に書き込
み電圧Ｖｐｐが印加されて囚き込み状態となり、このセ
ルＤＭがオン状態となる。これによって正規のメモリセ
ルＭ１ｔ 。
のレベルをＨ′のレベルに設定すると、全てのカラムデ
コード出力１Ｘ〜４ＸはＨレベルとなり、かつ全てのワ
ードラインＷＬ＋”ＷＬ４の電位は０に設定されるため
、前述したドレインストレスの状態となる。この時、入
力バッフ７１６１の出力ＢＯ２によりスイッチ回路２１
が制御され、検査用メモリセルＤＭのコントロールゲー
トに店き込み電圧ｖｐｐが印加される。この状態で書き
込み制御信号ＷＣ８が書き込み／非書き込み切換回路１
９に供給されると、検査用メモリセルＤＭのドレインに
書き込み電圧ｖｐｐが印加される。従って、検査用メモ
リセルＤＭのドレイン、コントロールゲート間に書き込
み電圧Ｖｐｐが印加されて囚き込み状態となり、このセ
ルＤＭがオン状態となる。これによって正規のメモリセ
ルＭ１ｔ 。
Ｍ１２・・・のドレイン印加電圧は、通常の書き込み動
作と同じ値となり、実際の使用条件と同じ条件でテスト
できるので、実使用での良品を不良品と誤判定する危険
がない。
作と同じ値となり、実際の使用条件と同じ条件でテスト
できるので、実使用での良品を不良品と誤判定する危険
がない。
第２図はこの発明の他の実施例を示すもので、前記第１
図においては出力ブロックに検査用メモリセルＤＭを設
けたのに対し、検査用のメ［リセルＤＭＩ−ＤＭ４を各
ビットラインＢＬ＋〜ＢＬ４毎に設けたものである。第
２図において、前記第１図と同一構成部分には同じ符号
を付してその詳細な説明は省略する。このような構成に
おいても前記第１図の回路と基本的には同様な動作を行
ない、同じ効果が得られる。
図においては出力ブロックに検査用メモリセルＤＭを設
けたのに対し、検査用のメ［リセルＤＭＩ−ＤＭ４を各
ビットラインＢＬ＋〜ＢＬ４毎に設けたものである。第
２図において、前記第１図と同一構成部分には同じ符号
を付してその詳細な説明は省略する。このような構成に
おいても前記第１図の回路と基本的には同様な動作を行
ない、同じ効果が得られる。
［琵明の効果コ
以上説明したようにこの発明によれば、ドレインストレ
ス回路を使用した際に実際の使用状態と同じドレイン印
加電圧でテストが可能な半導体記憶装置が得られる。
ス回路を使用した際に実際の使用状態と同じドレイン印
加電圧でテストが可能な半導体記憶装置が得られる。
第１図はこの発明の一実施例に係わる半導体記憶装置に
ついて説明するための回路図、第２図はこの発明の他の
実施例について説明するための回路図、第３図および第
４図はそれぞれ従来の半導体記憶装置について説明する
ための図である。 Ａ ｄｄ、〜Ａ ｄｄ４・・・アドレス信号、ＩＧｊ〜
１６キ・・・入力バッフ７．１７・・・Ｙデコーダ、１
８・・・Ｘデコーダ、２０ ・＝−メモリセルアレイ、
Ｍｌ ｔ 、 Ｍｔ ２ 、・・・ ・・・メモリセル
、ＤＭ、ＤＭ１〜ＤＭ４・・・検査用メモリセル。 出願人代理人 弁理士 鈴江武彦 第４ 図
ついて説明するための回路図、第２図はこの発明の他の
実施例について説明するための回路図、第３図および第
４図はそれぞれ従来の半導体記憶装置について説明する
ための図である。 Ａ ｄｄ、〜Ａ ｄｄ４・・・アドレス信号、ＩＧｊ〜
１６キ・・・入力バッフ７．１７・・・Ｙデコーダ、１
８・・・Ｘデコーダ、２０ ・＝−メモリセルアレイ、
Ｍｌ ｔ 、 Ｍｔ ２ 、・・・ ・・・メモリセル
、ＤＭ、ＤＭ１〜ＤＭ４・・・検査用メモリセル。 出願人代理人 弁理士 鈴江武彦 第４ 図
Claims (4)
- （１）アドレス信号が供給される入力バッファと、この
入力バッファの出力をデコードしてメモリセルアレイ中
の所定のメモリセルを選択するＸデコーダおよびＹデコ
ーダと、上記メモリセルアレイの各出力ブロックに設け
られる検査用のメモリセルとを具備し、メモリセルのド
レインストレス検査時に上記検査用メモリセルを書き込
み状態に設定する如く構成したことを特徴とする半導体
記憶装置。 - （２）前記入力バッファは、２つのしきい値電圧を有し
、第１のしきい値電圧のアドレス入力では通常動作を行
ない、第２のしきい値電圧のアドレス入力時に前記検査
用メモリセルを選択する如く構成したことを特徴とする
特許請求の範囲第１項記載の半導体記憶装置。 - （３）アドレス信号が供給される入力バッファと、この
入力バッファの出力をデコードしてメモリセルアレイ中
の所定のメモリセルを選択するＸデコーダおよびＹデコ
ーダと、上記メモリセルアレイが接続される各ビットラ
インに各々接続される検査用のメモリセルとを具備し、
メモリセルのドレインストレス検査時に上記検査用メモ
リセルを書き込み状態に設定する如く構成したことを特
徴とする半導体記憶装置。 - （４）前記入力バッファは、２つのしきい値電圧を有し
、第１のしきい値電圧のアドレス入力では通常動作を行
ない、第２のしきい値電圧のアドレス入力時に前記検査
用メモリセルを選択する如く構成したことを特徴とする
特許請求の範囲第３項記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61018717A JPS62177799A (ja) | 1986-01-30 | 1986-01-30 | 半導体記憶装置 |
| US07/007,582 US4802137A (en) | 1986-01-30 | 1987-01-28 | Semiconductor memory device |
| EP87101309A EP0231903B1 (en) | 1986-01-30 | 1987-01-30 | Semiconductor memory device |
| DE8787101309T DE3778388D1 (de) | 1986-01-30 | 1987-01-30 | Halbleiter speichergeraet. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61018717A JPS62177799A (ja) | 1986-01-30 | 1986-01-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62177799A true JPS62177799A (ja) | 1987-08-04 |
| JPH0468720B2 JPH0468720B2 (ja) | 1992-11-04 |
Family
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Citations (4)
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|---|---|---|---|---|
| JPS57172598A (en) * | 1981-04-17 | 1982-10-23 | Toshiba Corp | Nonvolatile semiconductor memory |
| JPS59107493A (ja) * | 1982-12-09 | 1984-06-21 | Ricoh Co Ltd | テスト回路付きｅｐｒｏｍメモリ装置 |
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Patent Citations (4)
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|---|---|---|---|---|
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