JPH0680449B2 - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
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- JPH0680449B2 JPH0680449B2 JP29246587A JP29246587A JPH0680449B2 JP H0680449 B2 JPH0680449 B2 JP H0680449B2 JP 29246587 A JP29246587 A JP 29246587A JP 29246587 A JP29246587 A JP 29246587A JP H0680449 B2 JPH0680449 B2 JP H0680449B2
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- Japan
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- bus line
- line
- gate
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
［産業上の利用分野］ 本発明は液晶等と組み合わせてアクティブマトリクス表
示装置を構成するための薄膜トランジスタアレイを有す
るアクティブマトリクス基板に関する。 ［従来技術とその問題点］ アクティブマトリクス表示装置において、絵素欠陥や線
状欠陥が発生することは、重大な品位不良となる。これ
らの欠陥を防止するためには、アクティブマトリクス基
板におけるゲートバスライン、ソースバスラインの断
線、線間リークあるいは薄膜トランジスタ（以下TFTと
称する）の動作不良となくす必要がある。これらの欠陥
原因としては、ホトリソグラフィプロセスあるいは薄膜
形成プロセスにおけるゴミ、異物または膜の剥離があ
る。 以下に従来構造のTFTアクティブマトリクス基板につい
て説明する。第24図は、TFTをそれぞれ含む絵素
（Ａmn）をマトリクス状に配置したTFTアクティブマト
リクス基板である。従来構造のTFTおよびバスライン、
絵素電極を第22図、第23図に示す。第23図は第22図にお
けるＢ−Ｂ′断面を示す図である。ガラス基板Ｓ上にゲ
ートバスラインa,bをタンタル（Ta）で形成し、ゲート
酸化膜は酸化タンタル（Ta2O5）層ｃ、窒化シリコン（S
iNx）層ｄの二重構造となっており、半導体層e,fは真性
アモルファスシリコン（ａ−Si（ｉ））であり、ソース
バスラインg,hはチタン（Ti）、ドレイン電極i,jはチタ
ン絵素電極k,lはIOT膜（酸化インジウム透明導電膜）、
半導体層とソース・ドレイン電極の間には、エッチング
ストッパー層としての窒化シリコン層r,mおよびn+型ア
モルファスシリコン（ａ−Si（n+））層p,qが形成され
ている。また、ソースバスラインｇとゲートバスライン
ａのクロス部にはソース・ゲート間のリークを防止する
ため、ａ−Si（ｉ）/a−Si（n+）層ｘおよびエッチング
ストッパー層ｎが形成されている。ここでゲートバスラ
インa,bのタンタルあるいはソースバスラインg,hのチタ
ンが何らかの原因で断線した場合、従来構造のアクティ
ブマトリクス基板においては線状欠陥が生じる。またTF
Tについても何らかの原因で破損すると、従来構造のア
クティブマトリクス基板においては絵素欠陥が生じる。 そのため、従来はこれらの欠陥を防止するため、プロセ
ス上の対策がなされていたが、完全に防止することは困
難であった。 本発明は上記の欠点に鑑み、アクティブマトリクス基板
において、ソースバスラインの断線による線状欠陥を防
止し、アクティブマトリクス表示装置の画像品位の向上
を図るためのアクティブマトリクス基板の構造を提供す
ることを目的とする。 ［問題点を解決するための手段］ 本発明は、絶縁性基板上に格子状に直交配列されたゲー
トバスラインとソースバスライン、該ゲートバスライン
及び該ソースバスラインに積層形成されスルーホールを
備えた絶縁層、該絶縁層に積層形成され前記スルーホー
ルを介して前記ゲートバスライン及び前記ソースバスラ
インと導通されているバイパスライン、前記ゲートバス
ラインと前記ソースバスラインの各交点に形成された薄
膜トランジスタ及び前記ゲートバスラインと前記ソース
バスラインによって囲まれた各領域に形成されITO膜か
らなる絵素電極、を備えたアクティブマトリクス基板に
おいて、前記スルーホール上を含む前記バイパスライン
に前記ITO膜を積層することを特徴とする。 ［作用］ 本発明の構造とすれば、アクティブマトリクス基板にお
ける、ソースバスライン及びゲートバスラインとバイパ
スラインとの信頼性の高い電気的な接続が得られる。 ［実施例］ 第１図に、本発明の実施例である各種の冗長性を持たせ
たアモルファスシリコン（ａ−Si）半導体TFTアクティ
ブマトリクス基板を示す。参照番号1,5はそれぞれゲー
トバスライン、ソースバスラインである。TFT11はゲー
トバスラインから引き出された電極13とソースバスライ
ンから引き出された電極15とに接続されている。また参
照番号14はドレイン電極であり、透明導電膜であるITO
膜12に接続している。以上の基板構成は従来例と同じで
ある。以下に本発明の各種の冗長性を持たせた部分につ
いて、ゲートバスライン、ソースバスライン、絵
素について説明する。 ゲートバスライン 通常のゲートバスライン１と平行にバイパスライン２を
設けている。この様にバイパスを設けることにより、実
効的にバスラインの線幅が増加する。また、バスライン
材料が剥離した場合でも、両方のバスライン1,2が同時
に剥離する確率は、バスラインが一本の場合の剥離の確
率よりも低くなるので、バスライン1,2のどちらかに剥
離が生じても、以上の冗長性を持たせることによりTFT
全体としては欠陥のない作動性の良好なものとなる。ま
た、第21図に示されるように、ゲートバスラインは２層
の導電体薄膜であるチタン、タンタルより形成されてお
り、該導電体薄膜の各層間には絶縁体薄膜が設けられて
いるので、該導電体薄膜の各層間を電気的に接続するた
めのスルーホール３が設けられている。スルーホール３
を通じて各導電膜間を接続することによって、ゲートバ
スラインの抵抗の低減にも有効なようになっている。ま
た、ソースバスラインとのクロス部４は、クロス数を減
らすためにバイパス部を設けていない。クロス部を増や
すと、ソース・ゲート間での上下リークが発生し易くな
り、かつ浮遊容量も増加してしまうからである。 ソースバスライン 通常のソースバスライン５とは別にゲートバスラインと
のクロス部にはバイパスライン６を設けている。バイパ
スライン６を設けることで、実効的にソースライン線幅
が増加する。また、ゲートバスラインの場合と同様にソ
ースバスライン全体の剥離の発生確率を低下させること
ができる。 また、第16図〜第20図に詳しい断面を示すが、ソースバ
スラインも２層以上の導電体薄膜より形成されており、
該導電体薄膜の各層間には絶縁性薄膜が設けられている
ので、該導電体薄膜の各層間を電気的に接続するための
スルーホール９が設けられている。スルーホール９を通
じて各導電体薄膜間を接続することによって、ソースバ
スラインの断線防止と同時にソースバスラインの抵抗低
減にも有効となっている。参照番号7,8はそれぞれソー
スバスラインとゲートバスラインとのリークを防止する
ための半導体膜であるａ−Si（n+）/a−Si（ｉ）層、エ
ッチングストッパーSiNx層である。7,8それぞれは各ク
ロス部において島状に分離して形成されている。これは
ａ−Si（n+）/a−Si（ｉ）層、エッチングストッパーSi
Nx層８が剥離することによって起こるクロス部における
ソースバスラインの断線の確率を、島状に分離させると
いう冗長性によって低下させている。 絵素 各絵素の駆動を行うTFTは、TFT11,11の様に、一つの絵
素に対して２個設けられる。ここでは、ゲートバスライ
ンからソースバスラインと平行に延びたTFT接続用リー
ドゲートライン13を介して、２個のTFTが並列に絵素に
接続されている。即ち、TFT11,11は同一ゲートバスライ
ンと同ソースバスラインに接続されている。二つのTFT
において同時にソースあるいはゲートの断線の発生確率
を抑えるため、なるべく間隔を大きくしている。また、
ドレイン電極14は、後述するように、チタンと絵素電極
材料ITOとを用いた２層構造となっている（第19図、第2
0図参照）。 以上の参照番号1,5,13等はソースバスライン、ゲートバ
スライン、ゲートバスラインからの引き出しライン等そ
れら自身を表すのに用いたが、以下それらを構成する薄
膜層をも表すこととする。
示装置を構成するための薄膜トランジスタアレイを有す
るアクティブマトリクス基板に関する。 ［従来技術とその問題点］ アクティブマトリクス表示装置において、絵素欠陥や線
状欠陥が発生することは、重大な品位不良となる。これ
らの欠陥を防止するためには、アクティブマトリクス基
板におけるゲートバスライン、ソースバスラインの断
線、線間リークあるいは薄膜トランジスタ（以下TFTと
称する）の動作不良となくす必要がある。これらの欠陥
原因としては、ホトリソグラフィプロセスあるいは薄膜
形成プロセスにおけるゴミ、異物または膜の剥離があ
る。 以下に従来構造のTFTアクティブマトリクス基板につい
て説明する。第24図は、TFTをそれぞれ含む絵素
（Ａmn）をマトリクス状に配置したTFTアクティブマト
リクス基板である。従来構造のTFTおよびバスライン、
絵素電極を第22図、第23図に示す。第23図は第22図にお
けるＢ−Ｂ′断面を示す図である。ガラス基板Ｓ上にゲ
ートバスラインa,bをタンタル（Ta）で形成し、ゲート
酸化膜は酸化タンタル（Ta2O5）層ｃ、窒化シリコン（S
iNx）層ｄの二重構造となっており、半導体層e,fは真性
アモルファスシリコン（ａ−Si（ｉ））であり、ソース
バスラインg,hはチタン（Ti）、ドレイン電極i,jはチタ
ン絵素電極k,lはIOT膜（酸化インジウム透明導電膜）、
半導体層とソース・ドレイン電極の間には、エッチング
ストッパー層としての窒化シリコン層r,mおよびn+型ア
モルファスシリコン（ａ−Si（n+））層p,qが形成され
ている。また、ソースバスラインｇとゲートバスライン
ａのクロス部にはソース・ゲート間のリークを防止する
ため、ａ−Si（ｉ）/a−Si（n+）層ｘおよびエッチング
ストッパー層ｎが形成されている。ここでゲートバスラ
インa,bのタンタルあるいはソースバスラインg,hのチタ
ンが何らかの原因で断線した場合、従来構造のアクティ
ブマトリクス基板においては線状欠陥が生じる。またTF
Tについても何らかの原因で破損すると、従来構造のア
クティブマトリクス基板においては絵素欠陥が生じる。 そのため、従来はこれらの欠陥を防止するため、プロセ
ス上の対策がなされていたが、完全に防止することは困
難であった。 本発明は上記の欠点に鑑み、アクティブマトリクス基板
において、ソースバスラインの断線による線状欠陥を防
止し、アクティブマトリクス表示装置の画像品位の向上
を図るためのアクティブマトリクス基板の構造を提供す
ることを目的とする。 ［問題点を解決するための手段］ 本発明は、絶縁性基板上に格子状に直交配列されたゲー
トバスラインとソースバスライン、該ゲートバスライン
及び該ソースバスラインに積層形成されスルーホールを
備えた絶縁層、該絶縁層に積層形成され前記スルーホー
ルを介して前記ゲートバスライン及び前記ソースバスラ
インと導通されているバイパスライン、前記ゲートバス
ラインと前記ソースバスラインの各交点に形成された薄
膜トランジスタ及び前記ゲートバスラインと前記ソース
バスラインによって囲まれた各領域に形成されITO膜か
らなる絵素電極、を備えたアクティブマトリクス基板に
おいて、前記スルーホール上を含む前記バイパスライン
に前記ITO膜を積層することを特徴とする。 ［作用］ 本発明の構造とすれば、アクティブマトリクス基板にお
ける、ソースバスライン及びゲートバスラインとバイパ
スラインとの信頼性の高い電気的な接続が得られる。 ［実施例］ 第１図に、本発明の実施例である各種の冗長性を持たせ
たアモルファスシリコン（ａ−Si）半導体TFTアクティ
ブマトリクス基板を示す。参照番号1,5はそれぞれゲー
トバスライン、ソースバスラインである。TFT11はゲー
トバスラインから引き出された電極13とソースバスライ
ンから引き出された電極15とに接続されている。また参
照番号14はドレイン電極であり、透明導電膜であるITO
膜12に接続している。以上の基板構成は従来例と同じで
ある。以下に本発明の各種の冗長性を持たせた部分につ
いて、ゲートバスライン、ソースバスライン、絵
素について説明する。 ゲートバスライン 通常のゲートバスライン１と平行にバイパスライン２を
設けている。この様にバイパスを設けることにより、実
効的にバスラインの線幅が増加する。また、バスライン
材料が剥離した場合でも、両方のバスライン1,2が同時
に剥離する確率は、バスラインが一本の場合の剥離の確
率よりも低くなるので、バスライン1,2のどちらかに剥
離が生じても、以上の冗長性を持たせることによりTFT
全体としては欠陥のない作動性の良好なものとなる。ま
た、第21図に示されるように、ゲートバスラインは２層
の導電体薄膜であるチタン、タンタルより形成されてお
り、該導電体薄膜の各層間には絶縁体薄膜が設けられて
いるので、該導電体薄膜の各層間を電気的に接続するた
めのスルーホール３が設けられている。スルーホール３
を通じて各導電膜間を接続することによって、ゲートバ
スラインの抵抗の低減にも有効なようになっている。ま
た、ソースバスラインとのクロス部４は、クロス数を減
らすためにバイパス部を設けていない。クロス部を増や
すと、ソース・ゲート間での上下リークが発生し易くな
り、かつ浮遊容量も増加してしまうからである。 ソースバスライン 通常のソースバスライン５とは別にゲートバスラインと
のクロス部にはバイパスライン６を設けている。バイパ
スライン６を設けることで、実効的にソースライン線幅
が増加する。また、ゲートバスラインの場合と同様にソ
ースバスライン全体の剥離の発生確率を低下させること
ができる。 また、第16図〜第20図に詳しい断面を示すが、ソースバ
スラインも２層以上の導電体薄膜より形成されており、
該導電体薄膜の各層間には絶縁性薄膜が設けられている
ので、該導電体薄膜の各層間を電気的に接続するための
スルーホール９が設けられている。スルーホール９を通
じて各導電体薄膜間を接続することによって、ソースバ
スラインの断線防止と同時にソースバスラインの抵抗低
減にも有効となっている。参照番号7,8はそれぞれソー
スバスラインとゲートバスラインとのリークを防止する
ための半導体膜であるａ−Si（n+）/a−Si（ｉ）層、エ
ッチングストッパーSiNx層である。7,8それぞれは各ク
ロス部において島状に分離して形成されている。これは
ａ−Si（n+）/a−Si（ｉ）層、エッチングストッパーSi
Nx層８が剥離することによって起こるクロス部における
ソースバスラインの断線の確率を、島状に分離させると
いう冗長性によって低下させている。 絵素 各絵素の駆動を行うTFTは、TFT11,11の様に、一つの絵
素に対して２個設けられる。ここでは、ゲートバスライ
ンからソースバスラインと平行に延びたTFT接続用リー
ドゲートライン13を介して、２個のTFTが並列に絵素に
接続されている。即ち、TFT11,11は同一ゲートバスライ
ンと同ソースバスラインに接続されている。二つのTFT
において同時にソースあるいはゲートの断線の発生確率
を抑えるため、なるべく間隔を大きくしている。また、
ドレイン電極14は、後述するように、チタンと絵素電極
材料ITOとを用いた２層構造となっている（第19図、第2
0図参照）。 以上の参照番号1,5,13等はソースバスライン、ゲートバ
スライン、ゲートバスラインからの引き出しライン等そ
れら自身を表すのに用いたが、以下それらを構成する薄
膜層をも表すこととする。
次に、第１図のTFTアクティブマトリクス基板の製造プ
ロセスを、第２図〜第８図を参照しながら説明する。な
お、以下の図に示す斜線部は、その時のプロセスにおけ
る形成又は処理される部分を示している。 《プロセス１》 第２図に示すように、透明な絶縁性ガラス基板50上に膜
厚500Å〜5000Åのタンタルを蒸着して、ホトリソグラ
フィプロセスにより斜線部の様にパターニングを行う。
第２図において、通常のゲートバスライン１と平行にゲ
ートバイパスライン２を設けている。また、ソースバス
ラインとのクロス部ではバイパスラインは形成されてい
ない。これは前述した様に、ソース・ゲートのクロス部
を増やすと、ソース・ゲート間での上下リークが起こり
やすくなり、かつ浮遊容量も増加してしまうからであ
る。 《プロセス２》 次に、第３図の斜線部のように、第２図のソースバスラ
インとなる５を除いて、つまりゲートバスラインを陽極
酸化プロセスによりタンタル表面を酸化して膜厚500Å
〜5000ÅのTa2O5を形成する。 《プロセス３》 そして、PCVD法によりゲート絶縁膜SiNx層、ａ−Si
（ｉ）半導体層、エッチングストッパーSiNx層をそれぞ
れ膜厚500Å〜6000Å,50Å〜4000Å,300Å〜5000Åに形
成した後、ホトリソグラフィプロセスでパターニングし
てエッチングストッパー層だけを第４図の斜線部８のよ
うに形成する（第13図参照）。 《プロセス４》 そして、PCVD法により膜厚200Å〜2000Åのａ−Si
（n+）層を成膜した後、第５図の斜線部7,7で示すよう
に、ａ−Si（n+）/a−Si（ｉ）層は島状に分離してホト
リソグラフィプロセスでパターニングされる（第15図参
照）。 《プロセス５》 次に、第６図に示すように、ソースバスライン上のゲー
ト絶縁膜であるSiNx層にスルーホール９を開ける。ま
た、ゲートバスライン上の絶縁体層であるSiNx/Ta2O5層
にもスルーホール３を開ける。スルーホールはそれぞれ
２個ずつ開けられる。これは、ホトリソグラフィプロセ
ス不良でどちらかのスルーホールがふさがった場合のた
めに、やはり冗長性を持たせてスルーホールの欠陥を少
なくするためである（第16図、第21図参照）。 《プロセス６》 続いて、バイパスライン及びドレイン電極となるチタン
を膜厚が500Å〜5000Åとなるようスパッタ蒸着し、第
７図の斜線部のパターンのようにチタン、ａ−Si（n+）
をエッチングする。ところで、前述のスルーホール9,3
を通して《プロセス１》において形成したパターンのタ
ンタルと、当プロセスにおいて蒸着したチタンとが、こ
のチタン自身がスルーホール内に入り込むことで電気的
に接続される。従って、ゲートバスライン、ソースバス
ラインともにチタン・タンタルの上下２重構造となる
（第17図、第18図参照）。 《プロセス７》 次に、絵素電極材料であるITOを、膜厚300Å〜3000Åに
スパッタ蒸着した後、ホトリソグラフィプロセスで第８
図の斜線部のようにITO膜をパターニングする。なお、I
TOは、絵素電極及びTFTのドレイン電極14以外にも、ソ
ースバスライン上やゲートバスラインの一部の上にもパ
ターニングされ、《プロセス６》によるチタンの断線の
発生を抑制することができる。
ロセスを、第２図〜第８図を参照しながら説明する。な
お、以下の図に示す斜線部は、その時のプロセスにおけ
る形成又は処理される部分を示している。 《プロセス１》 第２図に示すように、透明な絶縁性ガラス基板50上に膜
厚500Å〜5000Åのタンタルを蒸着して、ホトリソグラ
フィプロセスにより斜線部の様にパターニングを行う。
第２図において、通常のゲートバスライン１と平行にゲ
ートバイパスライン２を設けている。また、ソースバス
ラインとのクロス部ではバイパスラインは形成されてい
ない。これは前述した様に、ソース・ゲートのクロス部
を増やすと、ソース・ゲート間での上下リークが起こり
やすくなり、かつ浮遊容量も増加してしまうからであ
る。 《プロセス２》 次に、第３図の斜線部のように、第２図のソースバスラ
インとなる５を除いて、つまりゲートバスラインを陽極
酸化プロセスによりタンタル表面を酸化して膜厚500Å
〜5000ÅのTa2O5を形成する。 《プロセス３》 そして、PCVD法によりゲート絶縁膜SiNx層、ａ−Si
（ｉ）半導体層、エッチングストッパーSiNx層をそれぞ
れ膜厚500Å〜6000Å,50Å〜4000Å,300Å〜5000Åに形
成した後、ホトリソグラフィプロセスでパターニングし
てエッチングストッパー層だけを第４図の斜線部８のよ
うに形成する（第13図参照）。 《プロセス４》 そして、PCVD法により膜厚200Å〜2000Åのａ−Si
（n+）層を成膜した後、第５図の斜線部7,7で示すよう
に、ａ−Si（n+）/a−Si（ｉ）層は島状に分離してホト
リソグラフィプロセスでパターニングされる（第15図参
照）。 《プロセス５》 次に、第６図に示すように、ソースバスライン上のゲー
ト絶縁膜であるSiNx層にスルーホール９を開ける。ま
た、ゲートバスライン上の絶縁体層であるSiNx/Ta2O5層
にもスルーホール３を開ける。スルーホールはそれぞれ
２個ずつ開けられる。これは、ホトリソグラフィプロセ
ス不良でどちらかのスルーホールがふさがった場合のた
めに、やはり冗長性を持たせてスルーホールの欠陥を少
なくするためである（第16図、第21図参照）。 《プロセス６》 続いて、バイパスライン及びドレイン電極となるチタン
を膜厚が500Å〜5000Åとなるようスパッタ蒸着し、第
７図の斜線部のパターンのようにチタン、ａ−Si（n+）
をエッチングする。ところで、前述のスルーホール9,3
を通して《プロセス１》において形成したパターンのタ
ンタルと、当プロセスにおいて蒸着したチタンとが、こ
のチタン自身がスルーホール内に入り込むことで電気的
に接続される。従って、ゲートバスライン、ソースバス
ラインともにチタン・タンタルの上下２重構造となる
（第17図、第18図参照）。 《プロセス７》 次に、絵素電極材料であるITOを、膜厚300Å〜3000Åに
スパッタ蒸着した後、ホトリソグラフィプロセスで第８
図の斜線部のようにITO膜をパターニングする。なお、I
TOは、絵素電極及びTFTのドレイン電極14以外にも、ソ
ースバスライン上やゲートバスラインの一部の上にもパ
ターニングされ、《プロセス６》によるチタンの断線の
発生を抑制することができる。
次に、本発明に係るアクティブマトリクス基板の製造プ
ロセスを、第１図におけるＡ−Ａ′断面に関して説明す
る。 第９図は、ガラス基板50上に、膜厚500Å〜5000Åのタ
ンタルを蒸着したところを示している。次に、第９図の
タンタルを、第２図に示すパターンで断面が第10図のよ
うにパターニングする。そして、第３図の斜線部のごと
くゲートバスラインのみを酸化して酸化膜を第11図のよ
うに形成する。そして、PCVD法によりゲート酸化膜SiN
x、半導体層ａ−Si（ｉ）、エッチングストッパー層を
それぞれ膜厚500Å〜6000Å、50Å〜4000Å、300Å〜50
00Åに形成する（第12図）。そしてホトリソグラフィプ
ロセスで第12図におけるエッチングストッパー層を第４
図に示す島状のエッチングストッパー層８に形成する
（第13図）。次にPCVD法により膜厚200Å〜2000Åの半
導体層ａ−Si（n+）を成膜する（第14図）。そしてホト
リソグラフィプロセスで、第12図及び第14図において形
成された半導体層ａ−Si（n+）、ａ−Si（ｉ）を同時
に、第５図の島状のパターン７に形成する（第15図）。
次に、ゲート酸化膜SiNxにスルーホール９を開ける（第
16図）。その後、チタンを膜厚500Å〜5000Åにスパッ
タ蒸着した（第17図）後、チタン、ａ−Si（n+）を、第
７図に示すようにソースバスラインのパターンにホトリ
ソグラフィプロセスで形成し（第18図）、絵素電極とな
るITOを膜厚300Å〜3000Åにスパッタ蒸着した（第19
図）後、第８図の斜線部の様にパターニングする（第20
図）。 以上が、第１図のＡ−Ａ′断面に関しての製造プロセス
である。 最後に、参考のために、第１図のＣ−Ｃ′断面図を第21
図に示しておく。 ［効果］ 本発明によるアクティブマトリクス基板を用いたアクテ
ィブマトリクス液晶表示装置における線状欠陥の発生確
率を低下させることが可能となる。即ち、バイパスライ
ンのパターン形成時のエッチングにおいてオーバエッチ
ング等によりスルーホール内に入り込んだバイパスライ
ンが取り除かれ、バイパスラインとバスラインとの間に
断線が発生したとしても、バイパスラインの断線部及び
絶縁膜のスルーホール内に入り込んだ粘着性の高いITO
膜により、バイパスラインとバスラインとの電気的な接
続を得ることができ、さらにバイパスラインの形成時に
スルーホールの段差部でバイパスラインが断線した場合
も同様にITO膜によりバイパスラインとバスラインとの
接続を得ることができる。また、ITO膜は絵素電極の製
造工程と同時に形成されるため、余分なパターンを形成
する必要がなく製造工程や材料の増加なしにバイパスラ
インとバスラインとの電気的接続の信頼性が向上する。
従って、アクティブマトリクス液晶表示装置の製造歩留
まりを向上させることができる。
ロセスを、第１図におけるＡ−Ａ′断面に関して説明す
る。 第９図は、ガラス基板50上に、膜厚500Å〜5000Åのタ
ンタルを蒸着したところを示している。次に、第９図の
タンタルを、第２図に示すパターンで断面が第10図のよ
うにパターニングする。そして、第３図の斜線部のごと
くゲートバスラインのみを酸化して酸化膜を第11図のよ
うに形成する。そして、PCVD法によりゲート酸化膜SiN
x、半導体層ａ−Si（ｉ）、エッチングストッパー層を
それぞれ膜厚500Å〜6000Å、50Å〜4000Å、300Å〜50
00Åに形成する（第12図）。そしてホトリソグラフィプ
ロセスで第12図におけるエッチングストッパー層を第４
図に示す島状のエッチングストッパー層８に形成する
（第13図）。次にPCVD法により膜厚200Å〜2000Åの半
導体層ａ−Si（n+）を成膜する（第14図）。そしてホト
リソグラフィプロセスで、第12図及び第14図において形
成された半導体層ａ−Si（n+）、ａ−Si（ｉ）を同時
に、第５図の島状のパターン７に形成する（第15図）。
次に、ゲート酸化膜SiNxにスルーホール９を開ける（第
16図）。その後、チタンを膜厚500Å〜5000Åにスパッ
タ蒸着した（第17図）後、チタン、ａ−Si（n+）を、第
７図に示すようにソースバスラインのパターンにホトリ
ソグラフィプロセスで形成し（第18図）、絵素電極とな
るITOを膜厚300Å〜3000Åにスパッタ蒸着した（第19
図）後、第８図の斜線部の様にパターニングする（第20
図）。 以上が、第１図のＡ−Ａ′断面に関しての製造プロセス
である。 最後に、参考のために、第１図のＣ−Ｃ′断面図を第21
図に示しておく。 ［効果］ 本発明によるアクティブマトリクス基板を用いたアクテ
ィブマトリクス液晶表示装置における線状欠陥の発生確
率を低下させることが可能となる。即ち、バイパスライ
ンのパターン形成時のエッチングにおいてオーバエッチ
ング等によりスルーホール内に入り込んだバイパスライ
ンが取り除かれ、バイパスラインとバスラインとの間に
断線が発生したとしても、バイパスラインの断線部及び
絶縁膜のスルーホール内に入り込んだ粘着性の高いITO
膜により、バイパスラインとバスラインとの電気的な接
続を得ることができ、さらにバイパスラインの形成時に
スルーホールの段差部でバイパスラインが断線した場合
も同様にITO膜によりバイパスラインとバスラインとの
接続を得ることができる。また、ITO膜は絵素電極の製
造工程と同時に形成されるため、余分なパターンを形成
する必要がなく製造工程や材料の増加なしにバイパスラ
インとバスラインとの電気的接続の信頼性が向上する。
従って、アクティブマトリクス液晶表示装置の製造歩留
まりを向上させることができる。
第１図は、本発明に係るアクティブマトリクス基板の薄
膜トランジスタの構造図である。 第２図〜第８図はそれぞれ、第１図における薄膜トラン
ジスタアレイ製造プロセスを示す図である。 第９図〜第20図はそれぞれ、第１図における薄膜トラン
ジスタアレイのＡ−Ａ′線方向の製造プロセスを示す断
面図である。 第21図は、第１図における薄膜トランジスタアレイのＣ
−Ｃ′線方向の断面図である。 第22図は、従来構造の薄膜トランジスタを示す図であ
る。 第23図は、第22図における薄膜トランジスタのＢ−Ｂ′
線方向の断面図である。 第24図は、薄膜トランジスタを含む絵素（Ａmn）をマト
リクス状に配置したアクティブマトリクス基板を示す図
である。 １……ゲートバスライン、４……ソースバスラインとゲ
ートバスラインのクロス部、５……ソースバスライン、
６……ソースバスラインのバイパスライン、50……ガラ
ス基板。
膜トランジスタの構造図である。 第２図〜第８図はそれぞれ、第１図における薄膜トラン
ジスタアレイ製造プロセスを示す図である。 第９図〜第20図はそれぞれ、第１図における薄膜トラン
ジスタアレイのＡ−Ａ′線方向の製造プロセスを示す断
面図である。 第21図は、第１図における薄膜トランジスタアレイのＣ
−Ｃ′線方向の断面図である。 第22図は、従来構造の薄膜トランジスタを示す図であ
る。 第23図は、第22図における薄膜トランジスタのＢ−Ｂ′
線方向の断面図である。 第24図は、薄膜トランジスタを含む絵素（Ａmn）をマト
リクス状に配置したアクティブマトリクス基板を示す図
である。 １……ゲートバスライン、４……ソースバスラインとゲ
ートバスラインのクロス部、５……ソースバスライン、
６……ソースバスラインのバイパスライン、50……ガラ
ス基板。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 島田 康憲 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 森本 弘 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (56)参考文献 特開 昭61−249078（ＪＰ，Ａ) 実開 昭61−181（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】絶縁性基板上に格子状に直交配列されたゲ
ートバスラインとソースバスライン、該ゲートバスライ
ン及び該ソースバスラインに積層形成されスルーホール
を備えた絶縁層、該絶縁層に積層形成され前記スルーホ
ールを介して前記ゲートバスライン及び前記ソースバス
ラインと導通されているバイパスライン、前記ゲートバ
スラインと前記ソースバスラインの各交点に形成された
薄膜トランジスタ及び前記ゲートバスラインと前記ソー
スバスラインによって囲まれた各領域に形成されITO膜
からなる絵素電極、を備えたアクティブマトリクス基板
において、 前記スルーホール上を含む前記バイパスラインに前記IT
O膜を積層することを特徴とするアクティブマトリクス
基板。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29246587A JPH0680449B2 (ja) | 1987-11-19 | 1987-11-19 | アクティブマトリクス基板 |
| US07/273,251 US5075674A (en) | 1987-11-19 | 1988-11-18 | Active matrix substrate for liquid crystal display |
| EP88310967A EP0318224B1 (en) | 1987-11-19 | 1988-11-21 | An active matrix substrate for liquid crystal display |
| DE3888465T DE3888465T2 (de) | 1987-11-19 | 1988-11-21 | Flüssigkristallsubstrat mit aktiver Matrix. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29246587A JPH0680449B2 (ja) | 1987-11-19 | 1987-11-19 | アクティブマトリクス基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01134341A JPH01134341A (ja) | 1989-05-26 |
| JPH0680449B2 true JPH0680449B2 (ja) | 1994-10-12 |
Family
ID=17782159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29246587A Expired - Lifetime JPH0680449B2 (ja) | 1987-11-19 | 1987-11-19 | アクティブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680449B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4444035B2 (ja) * | 2004-04-21 | 2010-03-31 | シャープ株式会社 | 表示装置用アクティブマトリクス基板およびその製造方法 |
| TWI299573B (en) * | 2006-05-02 | 2008-08-01 | Au Optronics Corp | Liquid crystal display array substrate and its manufacturing method |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61181U (ja) * | 1984-06-05 | 1986-01-06 | 三洋電機株式会社 | 表示装置 |
| JPS61249078A (ja) * | 1985-04-27 | 1986-11-06 | シャープ株式会社 | マトリクス型表示装置 |
-
1987
- 1987-11-19 JP JP29246587A patent/JPH0680449B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01134341A (ja) | 1989-05-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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