JPH0680660B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0680660B2
JPH0680660B2 JP59008417A JP841784A JPH0680660B2 JP H0680660 B2 JPH0680660 B2 JP H0680660B2 JP 59008417 A JP59008417 A JP 59008417A JP 841784 A JP841784 A JP 841784A JP H0680660 B2 JPH0680660 B2 JP H0680660B2
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JP
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wiring
insulating film
semiconductor device
wiring pattern
film
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信一郎 金子
淳一 落合
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Oki Electric Industry Co Ltd
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Oki Electric Industry Co Ltd
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Description

【発明の詳細な説明】 (技術分野) この発明は、第1および第2の配線形成後、第3の配線
金属を用いて、2層に配線が重なる部分を囲む領域で接
続するようにした半導体装置の製造方法に関する。
(従来技術) 従来の2層配線構造を第1図に示す。この第1図におい
て、1は基板、2は層間(1層−2層配線)絶縁膜、3
は1層目配線、4は2層目配線である。
第2図はこのような構造の半導体装置の製造工程を示す
図である。まず、第2図(a)は基板1上に第1層目配
線3の形成が完了した図である。次に、第2図(b)の
ごとく層間絶縁膜2を生成し、1層〜2層配線接続窓
(以下スルーホールと記す)3′を開孔する。引き続
き、第1図(c)に示すように、2層目配線4を形成
し、1層目と2層目の配線を接続する。
以上が従来の製造工程であり、これらの製造方法は次の
ような欠点を有していた。スルーホールは2層目配線4
のスルーホール段差部での断線を防止するため、配線に
内在するように設計されることから必然的に配線幅はス
ルーホール径、配線幅内スルーホール余裕、フオトマス
キング合わせ余裕などに支配される。したがつて、論理
回路のような配線領域が大半を占めるデバイスの縮小化
はスルーホール径の縮小化やフオトマスクの合わせ精度
の向上が大きく寄与していた。
(発明の目的) この発明の目的は、第1と第2の配線の接続を2層の配
線が囲まれる領域内、つまり、配線幅より広い開孔部に
おいて第1、第2の配線幅を支配する要因を減らしかつ
形成可能なまでに縮小することができる半導体装置の製
造方法を得るにある。
(発明の概要) この発明の要点は、多層配線の層間接続において、絶縁
膜を介した第1,第2の層配線の重なり合う部分が充分囲
まれる領域(スルーホール部)の層間絶縁膜を除去し、
第3の配線金属を用いて接続することにある。
(実施例) 以下、この発明の半導体装置の製造方法の実施例につい
て図面に基づき説明する。第3図はその一実施例によつ
て製造された半導体装置の断面構造を示すものである。
この第3図において、11は半導体基板(以下基板と言
う)、12は層間絶縁膜、13は第1の配線、14は第2の配
線、15は第3の配線金属である。
次に、この第3図の構造の半導体装置の製造方法を第4
図(a)〜第4図(f)により説明する。まず、第4図
(a)に示すように、基板11上に第1の配線13(アルミ
を0.6μ程の厚さで形成する)を形成する。
次に、第4図(b)に示すごとく、全面に層間絶縁膜12
として、PSGを0.6μ位の厚さに生成する。次いで、第2
の配線14として、アルミ1.2μ程度の厚さで形成する。
引き続き、第4図(d)のごとく第1,第2の配線13,14
が囲まれる領域(第1の配線13と第2の配線14のオーバ
ラツプする部分の周辺を含む)の層間絶縁膜12をフオト
レジスト12′をマスクにして、たとえばドライエツチン
グ法(等方性でも異方性でもどちらでも可)にて除去す
る。
次に、第4図(e)に示すように、第3の配線金属15
(アルミを1.2μの厚さで形成)を被着させ、RIEエツチ
ング(リアクテイブイオンエツチング)で全面の第3の
配線金属15を膜厚分、すなわちアルミ1.2μをエツチン
グして除去すれば、第1,第2の配線13,14が重なる部分
の側壁と層間絶縁膜12の除去部に第3の配線金属15の膜
が残存し、第4図(f)のごとく、目的とする構造の半
導体装置が完成する。
第5図(a)〜第5図(e)は上記実施例の効果をさら
に高めるためのこの発明の第2の実施例を示すものであ
る。
次に、この第2の実施例について説明する。まず、第5
図(a)は第1の実施例と同様に基板11上に第1の配線
13を形成した後、層間絶縁膜12を生成したものである。
次に、第5図(b)のように第2の配線14を形成させ、
さらに全面に第2の層間絶縁膜16を生成する。
次に、第5図(c)に示すように、配線接続部で囲まれ
る領域をフオトレジスト17にて開孔し、たとえばドライ
エツチングなどにて、第2の層間絶縁膜16を除去する。
次に、第5図(d)のごとく、フオトレジスト17の除去
後、第3の配線金属膜18を被着させ、必要に応じ第3の
配線領域をフオトレジスト19に形成する。そしてRIEエ
ツチングにて第3の配線金属膜18を膜厚分除去すれば、
第5図(e)のごとく、第1,第2の配線間接続20、第1,
第2,第3の配線間接続21、第2,第3の配線間接続22が第
3の配線の形成パターンによつて決定される。
さらに、絶縁膜たとえば、PSG膜を全面に被着させれ
ば、通常と同等のデバイス機能を有する構造が完成す
る。
この第2の実施例の場合、第2の層間絶縁膜16の生成
後、スルーホールを開孔し、第3の配線金属18を被着さ
せた後、必要に応じた第3の配線の形成を行えば、次に
列挙するごとき利点を有する。
(1)スルーホールの開孔1回で第1から第3の配線ま
での接続が行えるため、従来より3層配線の場合、スル
ーホールホトリソが1回分少なくて済む。
(2)1個所のスルーホールで第1と第2の配線13,1
4、第2,第3の配線14,15の接続が可能となるため、配線
の自由度が増す。
(発明の効果) この発明は以上説明したように、第1および第2の配線
形成後、第3の配線金属を用い、2層に配線が重なる部
分を囲む領域で接続するようにしたので、配線幅がスル
ーホール径やスルーホールと配線との余裕などに影響さ
れなくなり、多層配線における配線幅を形成可能なまで
に縮小することができる。現状のデザインルールによれ
ば配線ピツチ7μから5μに縮小でき、面積比で1/2に
減少できる。
【図面の簡単な説明】
第1図は従来の半導体装置の構成を示す断面図、第2図
(a)〜第2図(c)は従来の半導体装置の製造方法の
工程説明図、第3図はこの発明の半導体装置の製造方法
によつて製造された半導体装置の構成を示す断面図、第
4図(a)〜第4図(f)はこの発明の半導体装置の製
造方法の一実施例の工程説明図、第5図(a)〜第5図
(e)はこの発明の半導体装置の製造方法の他の実施例
の工程説明図である。 11……基板、12……層間絶縁膜、12′,17,19……フオト
レジスト、13……第1の配線、14……第2の配線、15…
…第3の配線金属、16……第2の層間絶縁膜、18……第
3の配線金属膜。

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】半導体基板上に第1の配線パターンを形成
    する工程と、 前記第1の配線パターン上を含む前記半導体基板上に絶
    縁膜を形成する工程と、 前記第1の配線パターン上に、前記絶縁膜を介して第2
    の配線パターンを形成する工程と、 前記第1及び第2の配線パターンが上下に配置された領
    域を囲む所定領域内に露出された前記絶縁膜を除去し、
    前記第1及び第2の配線パターンの側面を露出させる工
    程と、 その後、前記第2の配線パターンと前記絶縁膜を含む前
    記半導体基板上に配線膜を堆積させる工程と、 前記配線膜を異方性エッチングして、第3の配線パター
    ンとして少なくとも前記第1及び第2の配線パターンの
    側面相互が接触するように残置させる工程と、を含むこ
    とを特徴とする半導体装置の製造方法。
JP59008417A 1984-01-23 1984-01-23 半導体装置の製造方法 Expired - Lifetime JPH0680660B2 (ja)

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