JPH0680762B2 - 半導体装置 - Google Patents
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- JPH0680762B2 JPH0680762B2 JP63007389A JP738988A JPH0680762B2 JP H0680762 B2 JPH0680762 B2 JP H0680762B2 JP 63007389 A JP63007389 A JP 63007389A JP 738988 A JP738988 A JP 738988A JP H0680762 B2 JPH0680762 B2 JP H0680762B2
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- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Combinations Of Printed Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、絶縁基板と、この絶縁基板上に配置されて電
気的に互いに分離された少なくとも2つの導体路と、接
触を有する少なくとも1つの半導体基体と、前記接触と
導体路との間を接続する電気的接続部と、それぞれ1つ
が前記両導体路の1つに電気的に接続された接続導体と
を備えた半導体装置に関する。
気的に互いに分離された少なくとも2つの導体路と、接
触を有する少なくとも1つの半導体基体と、前記接触と
導体路との間を接続する電気的接続部と、それぞれ1つ
が前記両導体路の1つに電気的に接続された接続導体と
を備えた半導体装置に関する。
この種の半導体装置は本件出願人により既に特願昭62−
263642号にて提案されている。この既提案の実施例にお
いては、負荷電流を案内する接続導体は基板の互いに対
向する端部に配置されている。
263642号にて提案されている。この既提案の実施例にお
いては、負荷電流を案内する接続導体は基板の互いに対
向する端部に配置されている。
従って、接続導体は負荷回路内に比較的高いインダクタ
ンスを形成し、そのために急勾配の負荷電流でもって半
導体装置をターンオフする際、半導体デバイスを破壊さ
せるような高電圧が誘起される。
ンスを形成し、そのために急勾配の負荷電流でもって半
導体装置をターンオフする際、半導体デバイスを破壊さ
せるような高電圧が誘起される。
本発明は、主電流回路のインダクタンスを減少させるこ
とを目的とする。
とを目的とする。
この目的を達成するために、本発明は、接続導体は接近
して一緒にかつ少なくとも一部分が互いに平行に配置さ
れることを特徴とする。
して一緒にかつ少なくとも一部分が互いに平行に配置さ
れることを特徴とする。
本発明の実施態様は特許請求の範囲第2項以下に記載さ
れている。
れている。
次に、本発明を図面に示された実施例に基づいて詳細に
説明する。
説明する。
第1図は本発明の第1実施例を示す斜視図、第2図は本
発明の第2実施例を示す平面図である。
発明の第2実施例を示す平面図である。
第1図に示された半導体装置は基板1上に構成されてい
る。基板は良絶縁性で熱良導性の材料、例えば酸化アル
ミニウムまたは酸化ベリリウムから成る。基板上には導
体路2,3,4および5が設けられている。導体路2,3はU字
形に形成されており、導体路2内に導体路3が入れられ
ている。導体路3上には半導体基体6が設けられ、導体
路と電気的に接続されている。この半導体基体は例えば
パワーMOSFETまたはパイポーラトランジスタである。こ
の場合には、半導体基体はMOSFETであるとする。半導体
基体6は導体路3とは反対側の面にゲート接触7および
ソース接触8を有している。ドレイン接触は下面に位置
して、導体路3に接続されている。ゲート接触7はボン
ディングワイヤ13を介して導体路4に接続されている。
ソース接触8はボンディングワイヤ9を介して導体路2
に接続されている。さらに、ソース接触8はボンディン
グワイヤ10を介して第4の導体路5に接続されている。
る。基板は良絶縁性で熱良導性の材料、例えば酸化アル
ミニウムまたは酸化ベリリウムから成る。基板上には導
体路2,3,4および5が設けられている。導体路2,3はU字
形に形成されており、導体路2内に導体路3が入れられ
ている。導体路3上には半導体基体6が設けられ、導体
路と電気的に接続されている。この半導体基体は例えば
パワーMOSFETまたはパイポーラトランジスタである。こ
の場合には、半導体基体はMOSFETであるとする。半導体
基体6は導体路3とは反対側の面にゲート接触7および
ソース接触8を有している。ドレイン接触は下面に位置
して、導体路3に接続されている。ゲート接触7はボン
ディングワイヤ13を介して導体路4に接続されている。
ソース接触8はボンディングワイヤ9を介して導体路2
に接続されている。さらに、ソース接触8はボンディン
グワイヤ10を介して第4の導体路5に接続されている。
導体路2,3は負荷回路内のインダクタンスを出来る限り
僅かにするという理由から接近して一緒に配置されてい
る。しかしながら、それらの間隔は必要な絶縁耐力が保
証されるような大きさである。さらに、導体路2,3は互
いに平行に位置している。両U字形導体路2,3の同様に
互いに平行に位置する横桁上には、それぞれ1つの接続
導体11,12が設けられている、例えばろう付けされてい
る。接続導体11,12は外部導線への接続に供される接続
面14,15に到るまで互いに平行である。それらの間隔a
は両導体路2,3間の間隔と同様に、絶縁耐力が保証され
る範囲で出来る限り小さく選定されている。
僅かにするという理由から接近して一緒に配置されてい
る。しかしながら、それらの間隔は必要な絶縁耐力が保
証されるような大きさである。さらに、導体路2,3は互
いに平行に位置している。両U字形導体路2,3の同様に
互いに平行に位置する横桁上には、それぞれ1つの接続
導体11,12が設けられている、例えばろう付けされてい
る。接続導体11,12は外部導線への接続に供される接続
面14,15に到るまで互いに平行である。それらの間隔a
は両導体路2,3間の間隔と同様に、絶縁耐力が保証され
る範囲で出来る限り小さく選定されている。
上述した構成によれば、主電流回路のインダクタンスは
冒頭で述べた既提案の半導体装置に比較して約半分とな
る。従って、電流をターンオフする際に発生する誘導電
圧も同様に半分になる。
冒頭で述べた既提案の半導体装置に比較して約半分とな
る。従って、電流をターンオフする際に発生する誘導電
圧も同様に半分になる。
導体路4および導体路5はゲート端子17およびソース補
助端子16にそれぞれ接続されている。MOSFETは端子16,1
7間に印加された電圧によって制御される。制御回路は
従って誘導的には充分に負荷回路から減結合されてお
り、それゆえ負荷電流の増大は半導体装置のターンオン
特性に僅かしか影響しない。
助端子16にそれぞれ接続されている。MOSFETは端子16,1
7間に印加された電圧によって制御される。制御回路は
従って誘導的には充分に負荷回路から減結合されてお
り、それゆえ負荷電流の増大は半導体装置のターンオン
特性に僅かしか影響しない。
接続導体11,12間の間隔aが僅かであるにも拘わらず存
在するインダクタンスは、接続導体間の中間空間に、比
誘電率が1よりも大きい誘電体を充填することによって
部分的に補償することができる。この場合、コンデンサ
として使用可能な材料を使用することができる。誘電体
に加えて、または、誘電体に代えて、両接続導体間には
絶縁シートを配置することができる。
在するインダクタンスは、接続導体間の中間空間に、比
誘電率が1よりも大きい誘電体を充填することによって
部分的に補償することができる。この場合、コンデンサ
として使用可能な材料を使用することができる。誘電体
に加えて、または、誘電体に代えて、両接続導体間には
絶縁シートを配置することができる。
インダクタンスを僅かにするという理由から、接続導体
は出来る限り短くすることが推奨される。従って、接続
導体は基板1の表面に対して特に垂直に設けられる。
は出来る限り短くすることが推奨される。従って、接続
導体は基板1の表面に対して特に垂直に設けられる。
半導体装置が複数の半導体基体を有する場合には、第2
図に示されるように、接続導体11,12は基板1および導
体路2,3上に対称に配置される。第2図に示された実施
例においては、導体路2,3はそれぞれ対称軸線22に対し
て鏡面対称に形成された閉リングを構成している。同様
に、半導体基体6は導体路3上に対称軸線22に対して対
称に分散されている。接続導体11,12は対称軸線の両側
に配置されている。短絡を回避するために、接続導体11
は脚部18,19を有し、接続導体12は脚部20,21を有してい
る。半導体基体6はゲート接触7およびソース接触8が
同様に対称軸線22に対して対称となるように導体路3上
に配置されている。
図に示されるように、接続導体11,12は基板1および導
体路2,3上に対称に配置される。第2図に示された実施
例においては、導体路2,3はそれぞれ対称軸線22に対し
て鏡面対称に形成された閉リングを構成している。同様
に、半導体基体6は導体路3上に対称軸線22に対して対
称に分散されている。接続導体11,12は対称軸線の両側
に配置されている。短絡を回避するために、接続導体11
は脚部18,19を有し、接続導体12は脚部20,21を有してい
る。半導体基体6はゲート接触7およびソース接触8が
同様に対称軸線22に対して対称となるように導体路3上
に配置されている。
第1図は本発明の第1の実施例を示す斜視図、第2図は
本発明の第2の実施例を示す平面図である。 1……基板、2〜5……導体路、6……半導体基体、7
……ゲート接触、8……ソース接触、9,10,13……ボン
ディングワイヤ、11,12……接続導体、14,15……接続
面、16……ソース補助端子、17……ゲート端子、18〜21
……脚部、22……対称軸線。
本発明の第2の実施例を示す平面図である。 1……基板、2〜5……導体路、6……半導体基体、7
……ゲート接触、8……ソース接触、9,10,13……ボン
ディングワイヤ、11,12……接続導体、14,15……接続
面、16……ソース補助端子、17……ゲート端子、18〜21
……脚部、22……対称軸線。
Claims (5)
- 【請求項1】絶縁基板と、この絶縁基板上に配置されて
電気的に互いに分離された少なくとも2つの導体路と、
接触を有する少なくとも1つの半導体基体と、前記接触
と導体路との間を接続する電気的接続部と、それぞれ1
つが前記両導体路の1つに電気的に接続された接続導体
とを備えた半導体装置において、前記接続導体(11,1
2)は接近して一緒にかつ少なくとも一部分が互いに平
行に配置されることを特徴とする半導体装置。 - 【請求項2】両導体路(2,3)は基板(1)の同一表面
上に配置され、前記両導体路は互いに平行に位置し、接
続導体は前記導体路の互いに隣接して平行に位置する部
分に固定され、前記接続導体は基板表面上に直角に立設
されることを特徴とする特許請求の範囲第1項記載の半
導体装置。 - 【請求項3】第1導体路(2)と第2導体路(3)とは
それぞれ鏡面対称に形成され、半導体基体(6)は前記
第2導体路(3)上に対称に分散して配置され、接続導
体(11,12)は対称軸線(22)の両側で対応する導体路
に接続されることを特徴とする特許請求の範囲第1項ま
たは第2項記載の半導体装置。 - 【請求項4】両接続導体間の空間には、比誘電率が1よ
りも大きい誘電体が充填されることを特徴とする特許請
求の範囲第1項ないし第3項のいずれか1項に記載の半
導体装置。 - 【請求項5】両接続導体(11,12)間には絶縁シートが
配置されることを特徴とする特許請求の範囲第4項記載
の半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3701650 | 1987-01-21 | ||
| DE3701650.4 | 1987-01-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63193553A JPS63193553A (ja) | 1988-08-10 |
| JPH0680762B2 true JPH0680762B2 (ja) | 1994-10-12 |
Family
ID=6319219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63007389A Expired - Lifetime JPH0680762B2 (ja) | 1987-01-21 | 1988-01-14 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4907068A (ja) |
| EP (1) | EP0277546B1 (ja) |
| JP (1) | JPH0680762B2 (ja) |
| DE (1) | DE3871968D1 (ja) |
Families Citing this family (63)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0671063B2 (ja) * | 1989-09-11 | 1994-09-07 | 株式会社東芝 | 大電力半導体装置 |
| US5202578A (en) * | 1989-09-11 | 1993-04-13 | Kabushiki Kaisha Toshiba | Module-type semiconductor device of high power capacity |
| FR2652983B1 (fr) * | 1989-10-11 | 1993-04-30 | Alsthom Gec | Montage en cascade d'etages de transistors en parallele realise en circuit hybride. |
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| US5185097A (en) * | 1989-12-29 | 1993-02-09 | Canon Kabushiki Kaisha | Polymeric liquid-crystalline compound, liquid-crystal composition containing it, and liquid-crystal drive |
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| US5038197A (en) * | 1990-06-26 | 1991-08-06 | Harris Semiconductor Patents, Inc. | Hermetically sealed die package with floating source |
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