JPH0680800B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0680800B2 JPH0680800B2 JP60177316A JP17731685A JPH0680800B2 JP H0680800 B2 JPH0680800 B2 JP H0680800B2 JP 60177316 A JP60177316 A JP 60177316A JP 17731685 A JP17731685 A JP 17731685A JP H0680800 B2 JPH0680800 B2 JP H0680800B2
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- semiconductor device
- gate oxide
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- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
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- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/8314—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] the IGFETs characterised by having gate insulating layers with different properties
-
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- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/857—Complementary IGFETs, e.g. CMOS comprising an N-type well but not a P-type well
-
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- H10D84/858—Complementary IGFETs, e.g. CMOS comprising a P-type well but not an N-type well
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 半導体装置の製造方法に関するもので、特に相補型MOSF
ETに関するものである。
ETに関するものである。
［概要］ この発明は、Ｐウエル方式で設計されたCMOS回路パター
ンとＮウエル方式のCMOS回路パターンとを、各々のパタ
ーンサイズと特性を変えることなく相互に変換するため
に、Ｐウエル方式のCMOS回路パターンのＮチャンネルMO
SFETのゲート酸化膜をより厚く、ＰチャンネルMOSFETの
ゲートをより薄く、あるいはＮウエル方式のCMOS回路パ
ターンのＮチャンネルMOSFETのゲート酸化膜をより薄
く、ＰチャンネルMOSFETのゲート酸化膜をより厚くする
ものである。
ンとＮウエル方式のCMOS回路パターンとを、各々のパタ
ーンサイズと特性を変えることなく相互に変換するため
に、Ｐウエル方式のCMOS回路パターンのＮチャンネルMO
SFETのゲート酸化膜をより厚く、ＰチャンネルMOSFETの
ゲートをより薄く、あるいはＮウエル方式のCMOS回路パ
ターンのＮチャンネルMOSFETのゲート酸化膜をより薄
く、ＰチャンネルMOSFETのゲート酸化膜をより厚くする
ものである。
［従来の技術］ 相補型半導体回路においては素子の電気的分離にウエル
を使用するのが通常である。
を使用するのが通常である。
Ｐ型かＮ型かのどちらかの基板を使用してそれとは逆導
電型の深い拡散を行ってウエルを形成する。
電型の深い拡散を行ってウエルを形成する。
Ｎ型基板を使ってＰウエル型にするか、Ｐ型基板を使っ
てＮウエル型にするかは重要な問題である。
てＮウエル型にするかは重要な問題である。
どちらかを選択するかは総合的に考えなければならない
が、ＮチャンネルあるいはＰチャンネルのどちらの特性
を優先させるかや、全体のチップサイズを小さくする事
や、あるいは、特殊なデバイスを搭載する必要がないか
などを考慮して決められる。
が、ＮチャンネルあるいはＰチャンネルのどちらの特性
を優先させるかや、全体のチップサイズを小さくする事
や、あるいは、特殊なデバイスを搭載する必要がないか
などを考慮して決められる。
ＰウエルCMOSはＮウエルCMOSに比較して製造工程が簡単
であり、また工業としての経験も豊富で確立されたプロ
セスと言える。
であり、また工業としての経験も豊富で確立されたプロ
セスと言える。
［解決しようとする問題点］ 基板にウエルを形成するとウエルの表面濃度は基板の表
面濃度よりも高くなってしまう。また、MOSFETの電流特
性は表面濃度の低い方が良好であるが、その理由は電子
あるいは正孔の移動度が、不純物が高くなる程、小さく
なるからである。
面濃度よりも高くなってしまう。また、MOSFETの電流特
性は表面濃度の低い方が良好であるが、その理由は電子
あるいは正孔の移動度が、不純物が高くなる程、小さく
なるからである。
更に、電子の移動度は不純物濃度が同じであるとする
と、正孔のそれより大きいのが通常である。従ってＮ型
基板にＰウエルを形成した方が、Ｐ型基板にＮウエルを
形成する場合よりも、Ｎチャンネル、Ｐチャンネルのバ
ランスがとれ、この点を考えると、Ｐウエル方式の方が
使いやすい。しかし特にＮチャンネルMOSFETの特性を上
げて使いたい場合とかEPROMの様な特殊なデバイスを搭
載したい場合などにＮウエル方式が採用される。Ｐウエ
ル方式を取るにせよ、Ｎウエル方式にせよ、トランジス
タのディメンジョンを駆動する負荷に応じて設計すれ
ば、どちらを採用しても、通常の回路は構成できる。
と、正孔のそれより大きいのが通常である。従ってＮ型
基板にＰウエルを形成した方が、Ｐ型基板にＮウエルを
形成する場合よりも、Ｎチャンネル、Ｐチャンネルのバ
ランスがとれ、この点を考えると、Ｐウエル方式の方が
使いやすい。しかし特にＮチャンネルMOSFETの特性を上
げて使いたい場合とかEPROMの様な特殊なデバイスを搭
載したい場合などにＮウエル方式が採用される。Ｐウエ
ル方式を取るにせよ、Ｎウエル方式にせよ、トランジス
タのディメンジョンを駆動する負荷に応じて設計すれ
ば、どちらを採用しても、通常の回路は構成できる。
ところがＰウエルで設計した回路とＮウエルで設計した
回路を１つのチップに合わせたい場合がある。たとえ
ば、Ｐウエルで構成した、マイクロコンピューターとＮ
ウエルで構成した周辺CMOSEPROMを１チップにまとめる
様な場合である。このような場合Ｐウエル方式とＮウエ
ル方式なので、そのまま合成する事ができない。
回路を１つのチップに合わせたい場合がある。たとえ
ば、Ｐウエルで構成した、マイクロコンピューターとＮ
ウエルで構成した周辺CMOSEPROMを１チップにまとめる
様な場合である。このような場合Ｐウエル方式とＮウエ
ル方式なので、そのまま合成する事ができない。
Ｐウエル方式で設計されたトランジスタをＮウエル方式
に変えるとＮチャンネルMOSFETについてはμが大きくな
り、逆にＰチャンネルMOSFETについてはμが小さくな
る。これを補正するには、W/Lの比を変えなければなら
ない。しかしＷを変えるにはトランジスタの大きさ自体
を変えなければならず、全面的設計変更になり大変な作
業になる。
に変えるとＮチャンネルMOSFETについてはμが大きくな
り、逆にＰチャンネルMOSFETについてはμが小さくな
る。これを補正するには、W/Lの比を変えなければなら
ない。しかしＷを変えるにはトランジスタの大きさ自体
を変えなければならず、全面的設計変更になり大変な作
業になる。
［問題を解決するための手段］ ＮチャンネルMOSFETのゲート酸化膜をより厚く、Ｐチャ
ンネル側のゲート酸化膜をより薄くすることによって、
Ｐウエル方式のCMOS回路パターンをＮウエル方式のCMOS
回路にトランジスタの大きさと特性を変化させずに変更
させる。
ンネル側のゲート酸化膜をより薄くすることによって、
Ｐウエル方式のCMOS回路パターンをＮウエル方式のCMOS
回路にトランジスタの大きさと特性を変化させずに変更
させる。
［作用］ MOSFETの特性はドレイン電流IDで評価することができ、
そのドレイン電流IDは（１）式で表わされる。
そのドレイン電流IDは（１）式で表わされる。
そしてドレイン電流IDは（１）式の係数 によって評価することができ、 と表すことができる。
なお、 εox:ゲート絶縁膜の誘電率 Tox:ゲート絶縁膜厚 VG:ゲート電圧、vD:ドレイン電圧 vT:閾値電圧、μ：移動度 W:ゲート幅、L:ゲート長 である。
Ｐウエル方式で設計されたトランジスタをＮウエル方式
に変える時、トランジスタの大きさを変えないで、即ち
ゲート幅Ｗを変えないでゲート長Ｌだけで補正しようと
する場合、Ｐチャンネルのトランジスタのゲート長を短
くしたり、Ｎチャンネルトランジスタのゲート長を長く
したりする方法があるが、これには限界がある。
に変える時、トランジスタの大きさを変えないで、即ち
ゲート幅Ｗを変えないでゲート長Ｌだけで補正しようと
する場合、Ｐチャンネルのトランジスタのゲート長を短
くしたり、Ｎチャンネルトランジスタのゲート長を長く
したりする方法があるが、これには限界がある。
ゲート長を短くしすぎるとパンチスルーが問題になり、
長くしすぎると隣りのゲート電極パターンとの間隔が狭
くなり、パターニングが難しくなる。
長くしすぎると隣りのゲート電極パターンとの間隔が狭
くなり、パターニングが難しくなる。
本発明はこれを解決するために（１）式でToxを変える
事によって、ＰウエルでのID値になる様にするものであ
る。つまり、この場合はＰチャンネルトランジスタ側の
ToxをＮチャンネル側よりも薄くすることによってこれ
を実現する。
事によって、ＰウエルでのID値になる様にするものであ
る。つまり、この場合はＰチャンネルトランジスタ側の
ToxをＮチャンネル側よりも薄くすることによってこれ
を実現する。
［実施例］ 第２図にはＰウエル方式のCMOS回路パターンを単純化し
た要素のみが示されている。Ｎ型基板１内にＰウエル６
を形成し、そのウエル内にＮチャンネルMOSFETを設け、
Ｎ基板１内にＰ−MOSFETを設ける。
た要素のみが示されている。Ｎ型基板１内にＰウエル６
を形成し、そのウエル内にＮチャンネルMOSFETを設け、
Ｎ基板１内にＰ−MOSFETを設ける。
このＰウエル方式のCMOS回路パターンをＮウエル方式に
変換したものが、第１図に示されるCMOS回路である。こ
こには複雑なCMOS回路の組み合わせを単純化して、CMOS
回路の要素のみが示されている。第２図のＰウエル方式
のCMOS回路を形成する各トランジスタとほぼ同一の特性
（同一のβ）を実現するために、Ｎウエル方式のCMOS回
路における各トランジスタのゲート酸化膜厚は変更され
ている。
変換したものが、第１図に示されるCMOS回路である。こ
こには複雑なCMOS回路の組み合わせを単純化して、CMOS
回路の要素のみが示されている。第２図のＰウエル方式
のCMOS回路を形成する各トランジスタとほぼ同一の特性
（同一のβ）を実現するために、Ｎウエル方式のCMOS回
路における各トランジスタのゲート酸化膜厚は変更され
ている。
第１図のＮ−MOSFETのゲート酸化膜厚を第２図のＮ−MO
SFETのそれよりも厚くすることによって第２図のＮ−MO
SFETとほぼ同一のβを実現することができた。
SFETのそれよりも厚くすることによって第２図のＮ−MO
SFETとほぼ同一のβを実現することができた。
一方、第１図のＰ−MOSFETのゲート酸化膜厚を第２図の
Ｐ−MOSFETのそれより薄くするすることによって第２図
のＰ−MOSFETとほぼ同一のβを実現することができた。
このようにして、ＮチャンネルMOSFETのゲート酸化膜厚
をより厚く、ＰチャンネルMASFETのゲート酸化膜厚をよ
り薄くすることにより、Ｐウエル方式で設計されたCMOS
回路をＮウエル方式のCMOS回路に簡単に変更することが
できる。なお、この実施例のＰとＮを逆にした関係に於
ても、この発明が実施できることは言うまでもない。
Ｐ−MOSFETのそれより薄くするすることによって第２図
のＰ−MOSFETとほぼ同一のβを実現することができた。
このようにして、ＮチャンネルMOSFETのゲート酸化膜厚
をより厚く、ＰチャンネルMASFETのゲート酸化膜厚をよ
り薄くすることにより、Ｐウエル方式で設計されたCMOS
回路をＮウエル方式のCMOS回路に簡単に変更することが
できる。なお、この実施例のＰとＮを逆にした関係に於
ても、この発明が実施できることは言うまでもない。
［発明の効果］ Ｎチャンネル側、Ｐチャンネル側のゲート酸化膜厚を独
立に設定することにより、Ｐウエル方式のCMOS回路で設
計された回路をＮウエル方式のCMOS回路プロセスで製造
することができ、パンチスルーやパターニングの問題を
起すことなくＰウエル方式で設計された回路と全く同じ
大きさでかつほぼ同じで特性を得る事ができる。
立に設定することにより、Ｐウエル方式のCMOS回路で設
計された回路をＮウエル方式のCMOS回路プロセスで製造
することができ、パンチスルーやパターニングの問題を
起すことなくＰウエル方式で設計された回路と全く同じ
大きさでかつほぼ同じで特性を得る事ができる。
第１図は本発明の方法により変換されたＮウエル方式の
CMOS回路の一要素を示す図である。第２図は本発明の方
法により変換されたＰウエル方式のCMOS回路の一要素を
示す図である。 １……Ｎ型基板、２……Ｐ型基板 ３……ソース領域、４……ゲートポリシリコン ５……ドレイン領域、６……Ｐウエル ７……Ｎウエル、８……ゲート酸化膜
CMOS回路の一要素を示す図である。第２図は本発明の方
法により変換されたＰウエル方式のCMOS回路の一要素を
示す図である。 １……Ｎ型基板、２……Ｐ型基板 ３……ソース領域、４……ゲートポリシリコン ５……ドレイン領域、６……Ｐウエル ７……Ｎウエル、８……ゲート酸化膜
Claims (1)
- 【請求項１】Ｐウエル方式で回路パターン設計されたCM
OS半導体装置をＮウエル方式のものに変換する際にはＮ
チャンネルMOSFETのゲート酸化膜より厚く、Ｐチャンネ
ルMOSFETのゲート酸化膜より薄くすることによって、も
しくはＮウエル方式で回路パターン設計されたCMOS半導
体装置をＰウエル方式のものに変換する際にはＮチャン
ネルのゲート酸化膜をより薄く、ＰチャンネルMOSFETの
ゲート酸化膜をより厚くすることによって上記Ｐウエル
方式のCMOS半導体装置と上記Ｎウエル方式のCMOS半導体
装置を回路パターン変換することなく相互に変換するよ
うにしたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60177316A JPH0680800B2 (ja) | 1985-08-12 | 1985-08-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60177316A JPH0680800B2 (ja) | 1985-08-12 | 1985-08-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6237959A JPS6237959A (ja) | 1987-02-18 |
| JPH0680800B2 true JPH0680800B2 (ja) | 1994-10-12 |
Family
ID=16028851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60177316A Expired - Lifetime JPH0680800B2 (ja) | 1985-08-12 | 1985-08-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680800B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG54531A1 (en) * | 1996-07-12 | 1998-11-16 | Texas Instruments Inc | High density cmos circuit with split gate oxide |
| US5866445A (en) * | 1997-07-11 | 1999-02-02 | Texas Instruments Incorporated | High density CMOS circuit with split gate oxide |
| JP4798102B2 (ja) * | 2004-03-30 | 2011-10-19 | 株式会社デンソー | 縦型ホール素子 |
-
1985
- 1985-08-12 JP JP60177316A patent/JPH0680800B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6237959A (ja) | 1987-02-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |