JPS6022363A - Ｍｉｓダイナミックメモリセル及びｍｉｓダイナミックメモリセルの製造方法 - Google Patents
Ｍｉｓダイナミックメモリセル及びｍｉｓダイナミックメモリセルの製造方法Info
- Publication number
- JPS6022363A JPS6022363A JP58130209A JP13020983A JPS6022363A JP S6022363 A JPS6022363 A JP S6022363A JP 58130209 A JP58130209 A JP 58130209A JP 13020983 A JP13020983 A JP 13020983A JP S6022363 A JPS6022363 A JP S6022363A
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- JP
- Japan
- Prior art keywords
- layer
- gate
- deposited
- insulating film
- floating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、半導体記＠装置に係り、特に、ｊ−流センス
方式の匣ＯＳダイナミックＲＡＭセルの製造方法に関す
る。
方式の匣ＯＳダイナミックＲＡＭセルの製造方法に関す
る。
今後、タイナミックメモリは、ますますその集積度を上
げていくことが予想されるが、′従来の１Ｔｒ 、 Ｉ
Ｃａｐａｃｉ ｔｏｒ方式では リーク・・ζ流＋７
） ｉ＆ｌｌ ｌ’ｌ カら、セルキャパシタ面積を減
少させることが固相ｔであり、メモリセル内部で電流増
幅イ「用のあるセル方式が高集積化の可能１生を待つと
期侍されている。この方式の一例が、Ｋ 、 Ｔ’ｅｒ
ａｄａ、ｅｔａｌ”ＡＮｅｗＶ Ｌ Ｓ Ｉ Ｍｅｍｏ
ｒｙ Ｃｅ１ｌ ＴＪｓ ｉｎｇ （：ａｐａｃｉｔａ
ｎｃｅ Ｃｏｕｏｌ −ｉｎｇ’、ＩＥＤＭ、 １９８
２．であり、このメモリセル構造の断面図を第１図、等
価回路を第２１図に示す。
げていくことが予想されるが、′従来の１Ｔｒ 、 Ｉ
Ｃａｐａｃｉ ｔｏｒ方式では リーク・・ζ流＋７
） ｉ＆ｌｌ ｌ’ｌ カら、セルキャパシタ面積を減
少させることが固相ｔであり、メモリセル内部で電流増
幅イ「用のあるセル方式が高集積化の可能１生を待つと
期侍されている。この方式の一例が、Ｋ 、 Ｔ’ｅｒ
ａｄａ、ｅｔａｌ”ＡＮｅｗＶ Ｌ Ｓ Ｉ Ｍｅｍｏ
ｒｙ Ｃｅ１ｌ ＴＪｓ ｉｎｇ （：ａｐａｃｉｔａ
ｎｃｅ Ｃｏｕｏｌ −ｉｎｇ’、ＩＥＤＭ、 １９８
２．であり、このメモリセル構造の断面図を第１図、等
価回路を第２１図に示す。
構造は、Ｐ型基板にスイッチングトランジスタのゲート
（８）下にゲート共通の０ＭＯ８構造７−２−３−６を
作り、ｐ層層（６）をフローティングゲートとしこのフ
ローティングゲート下にジャンクショｙ（ｊｕｎｃｔｉ
ｏｎ）ＦＥＴ（１−４−６）を形成するものである。（
第１図）原理は笠き込み動作において、ワード線（８）
を・負電圧にし、Ｑ、のＰＭＯ８Ｆ”ＥＴをＯＮにして
、ｐ”１ａｙｅｒ （６）を基板′載位のＯｖにする。
（８）下にゲート共通の０ＭＯ８構造７−２−３−６を
作り、ｐ層層（６）をフローティングゲートとしこのフ
ローティングゲート下にジャンクショｙ（ｊｕｎｃｔｉ
ｏｎ）ＦＥＴ（１−４−６）を形成するものである。（
第１図）原理は笠き込み動作において、ワード線（８）
を・負電圧にし、Ｑ、のＰＭＯ８Ｆ”ＥＴをＯＮにして
、ｐ”１ａｙｅｒ （６）を基板′載位のＯｖにする。
′Ｏ“％ １ ／／を書き込むのは、ビット線電位によ
り決る。ｐ層１ａｙｅｒとビット線ｎ＋とのキャパシタ
ンスＣＮＷ（第２図２４）に貯えられるチャージ量をビ
ット線により変化させ、ビット線がＯＶの時に１θ′が
、ビット線が正電圧の時１１１がｐ層１ａｙｅｒ （６
）に書き込まれる。書き込み動作後、ワード線電圧をＯ
ｖにもどし、ｐ層層を電気的にフローティングにする。
り決る。ｐ層１ａｙｅｒとビット線ｎ＋とのキャパシタ
ンスＣＮＷ（第２図２４）に貯えられるチャージ量をビ
ット線により変化させ、ビット線がＯＶの時に１θ′が
、ビット線が正電圧の時１１１がｐ層１ａｙｅｒ （６
）に書き込まれる。書き込み動作後、ワード線電圧をＯ
ｖにもどし、ｐ層層を電気的にフローティングにする。
′１＃を書き込んだセルのビット線を正電圧から、Ｏｖ
にすると、ｐ層層の電位がビット線とのキャパシタンス
ＣＮＷ（２４により、負電位となり、ｊｕｎｃｔｉｏｎ
ＦＥＴがｃｕｔ ｏｆｆする。この時、ゲート（８）
とｐ層層（６）との間のカップリングキャパシタンスＣ
Ｇ （２３） が小さけイｔは小さいほど、ｐ層層の電
圧−７ノ≦さがり、ｊｕｎｃｔｉｏｎ１ｉ’ Ｅ Ｔの
ｃｕｔ ｏｆｆは完全となる７バ、ゲートとｐ土層間の
等量はｐ＋ｉａ形成時形成分ン注入の横方向拡がり、お
よび注入不ｊ、４１Ｉ物の゛社気的活性化のための熱ア
ニールによる熱拡散等により、どうしてもゲート下にｐ
層−７１−が入り込み、ＣＧが大きなってしまう。この
場合には１１”を書き込んだセルリビソト線を正電圧か
らＯＶにしても、ｐ層−畷錫；圧が十分に下らず、ｊｕ
ｎｃｔｉｏｎ ＦＥＴが十分にｃｕｔｏｆｆせず、Ｖ＋
（７）の電圧が１３ｉｔ線に伝わり、十分に１１”を洸
み出すことができない。この点が、従二禾１）ε術にお
けるＣａｐａｃｉ’ｔ３ｎｃｅ Ｃｏｕｐｌｉｎｇ 型
セルの間；Ｍ点であった。
にすると、ｐ層層の電位がビット線とのキャパシタンス
ＣＮＷ（２４により、負電位となり、ｊｕｎｃｔｉｏｎ
ＦＥＴがｃｕｔ ｏｆｆする。この時、ゲート（８）
とｐ層層（６）との間のカップリングキャパシタンスＣ
Ｇ （２３） が小さけイｔは小さいほど、ｐ層層の電
圧−７ノ≦さがり、ｊｕｎｃｔｉｏｎ１ｉ’ Ｅ Ｔの
ｃｕｔ ｏｆｆは完全となる７バ、ゲートとｐ土層間の
等量はｐ＋ｉａ形成時形成分ン注入の横方向拡がり、お
よび注入不ｊ、４１Ｉ物の゛社気的活性化のための熱ア
ニールによる熱拡散等により、どうしてもゲート下にｐ
層−７１−が入り込み、ＣＧが大きなってしまう。この
場合には１１”を書き込んだセルリビソト線を正電圧か
らＯＶにしても、ｐ層−畷錫；圧が十分に下らず、ｊｕ
ｎｃｔｉｏｎ ＦＥＴが十分にｃｕｔｏｆｆせず、Ｖ＋
（７）の電圧が１３ｉｔ線に伝わり、十分に１１”を洸
み出すことができない。この点が、従二禾１）ε術にお
けるＣａｐａｃｉ’ｔ３ｎｃｅ Ｃｏｕｐｌｉｎｇ 型
セルの間；Ｍ点であった。
本発明は、上記Ｃａｐａｃｉｔａｎｃｅ Ｃｏｕｐｌｉ
ｎｇ 、ｊｌｑセルの′１／ＴＨ恍み時のビット線信号
のｃｕｔ ｏｆｆ特＋イｂを向上するためにな゛された
ものでビット線１旨号の１１Ｎおよび１０“読みだし時
の１言号の差が大きい（：ａｐａ−ｃｉｔａｎｃｅ Ｃ
ｏｕｐｉｎｇ型セルを提供す♂）ことを目的とする。
ｎｇ 、ｊｌｑセルの′１／ＴＨ恍み時のビット線信号
のｃｕｔ ｏｆｆ特＋イｂを向上するためにな゛された
ものでビット線１旨号の１１Ｎおよび１０“読みだし時
の１言号の差が大きい（：ａｐａ−ｃｉｔａｎｃｅ Ｃ
ｏｕｐｉｎｇ型セルを提供す♂）ことを目的とする。
本発明は１１′′および″０＃読み出し時の信号差を大
きくするためＣａｐａｃｉｔａｎｃｅ Ｃｏｕｐｌ ｉ
ｎｇ型セルのｐ層とワード１腺とのカップリング容量Ｃ
６を減少させる方法として、ゲート電極の側壁に線状の
ＣＶＤ５ｉｏｔを形成し、ごの状態で、ｐ 層形成のだ
めのイオン注入を行ない、セルファライン的にｐ層層と
ゲート電極とがメーバーラップしないようにする。
きくするためＣａｐａｃｉｔａｎｃｅ Ｃｏｕｐｌ ｉ
ｎｇ型セルのｐ層とワード１腺とのカップリング容量Ｃ
６を減少させる方法として、ゲート電極の側壁に線状の
ＣＶＤ５ｉｏｔを形成し、ごの状態で、ｐ 層形成のだ
めのイオン注入を行ない、セルファライン的にｐ層層と
ゲート電極とがメーバーラップしないようにする。
本発明により、（：ａｐａｃｉｔａｎｃｅ Ｃｏｕｐｌ
ｉｎｇ 型セルのワード線とｐ層層とのカップリング容
量をいちじるしく減少させることができ、したがって、
′ｌ“１２よび１０“の読み出し信号差を太き（するこ
とができる。したがってセル酵報をセンスアンプで読み
出す際にセンスアンプの感度を上げな（ても良く、高感
度な検出を可能とする。高感度な検出を可能とすること
によりセル清報の検出スピードを早くすることができ、
アクセス時間を速（することが可能で高性能なダイナミ
ックＲＡＭを実現することができる。
ｉｎｇ 型セルのワード線とｐ層層とのカップリング容
量をいちじるしく減少させることができ、したがって、
′ｌ“１２よび１０“の読み出し信号差を太き（するこ
とができる。したがってセル酵報をセンスアンプで読み
出す際にセンスアンプの感度を上げな（ても良く、高感
度な検出を可能とする。高感度な検出を可能とすること
によりセル清報の検出スピードを早くすることができ、
アクセス時間を速（することが可能で高性能なダイナミ
ックＲＡＭを実現することができる。
本発明の実施例を、製造方法工程図第３図順に以下説明
する。
する。
５Ω・Ｃｍ〜１０Ω争Ｃｍのｐ型（ｉｏｏ）基板（１１
）に全面にＳｉ表面保護のための熱酸化膜（１２） ｆ
形成した後、その上にｓｉ、Ｎ、（１３）を全面に堆積
し、素子形成・碩域外をエツチング除去する。この鏝、
素子分離領域に、チャネルストップ用Ｂ＋をインプラす
る。（１％） （第３図（イ））次に、Ｓｉ３Ｎ４をマ
スクとして熱酸化し、素子分離領域に厚い熱ト俊化膜（
１５）を形成する。この後、素子分離領域の一部をレジ
スト（１６）でおおい、（ロ）これをマスクとしてｐ
をインプラし、 ｐ ｗｅｌｌ（１７）を形成する。こ
の後レジストをエツチング除去し、ワード線となるゲー
ト電極（１８）をパターニングして形成し、全面にＣＶ
Ｄ５ ’ Ｏｔ （１９）を堆積する。（第３因Ｇ／−
１）次に、方向性イオンエツチングによりＣ’ＶＤＳｉ
Ｏ＆エツチングし、ゲート電極の側壁部でｃｖａｓｔｏ
ｔが厚（付着することを利用して、ゲート電極の側壁部
のみにＣＶＤ５ｉ０２（１９）を残す。ＣノＣＶ Ｄ
、Ｓ ｊ’ Ｏｔおよびゲート電極ヲマスクとしてＢ＋
をインプラし、ｐ 層（２０）ｉ形成する。〔第３図に
）〕この時、ｐ＋層と、ゲートとがオーバーラツプしな
いように、ｃｖｉ）ｓｉｏ２厚み、およびＢ＋のインプ
ラ時の加速エネルギを、調節する。
）に全面にＳｉ表面保護のための熱酸化膜（１２） ｆ
形成した後、その上にｓｉ、Ｎ、（１３）を全面に堆積
し、素子形成・碩域外をエツチング除去する。この鏝、
素子分離領域に、チャネルストップ用Ｂ＋をインプラす
る。（１％） （第３図（イ））次に、Ｓｉ３Ｎ４をマ
スクとして熱酸化し、素子分離領域に厚い熱ト俊化膜（
１５）を形成する。この後、素子分離領域の一部をレジ
スト（１６）でおおい、（ロ）これをマスクとしてｐ
をインプラし、 ｐ ｗｅｌｌ（１７）を形成する。こ
の後レジストをエツチング除去し、ワード線となるゲー
ト電極（１８）をパターニングして形成し、全面にＣＶ
Ｄ５ ’ Ｏｔ （１９）を堆積する。（第３因Ｇ／−
１）次に、方向性イオンエツチングによりＣ’ＶＤＳｉ
Ｏ＆エツチングし、ゲート電極の側壁部でｃｖａｓｔｏ
ｔが厚（付着することを利用して、ゲート電極の側壁部
のみにＣＶＤ５ｉ０２（１９）を残す。ＣノＣＶ Ｄ
、Ｓ ｊ’ Ｏｔおよびゲート電極ヲマスクとしてＢ＋
をインプラし、ｐ 層（２０）ｉ形成する。〔第３図に
）〕この時、ｐ＋層と、ゲートとがオーバーラツプしな
いように、ｃｖｉ）ｓｉｏ２厚み、およびＢ＋のインプ
ラ時の加速エネルギを、調節する。
次に、ゲート電１返のｎ ｗｅ目側を一部おおうように
レジスト（２１）をパターニングし、これをマスクとし
て、ｐ＋をインプラし、Ｂ＋層（２２）’ｉｌ−形成す
る。（筆３図（ホ）） 次に、レジスト（２１）’ｊ）エツチング除去して、全
面にＣＶＤ Ｓ ｒ ０２ （２６）を准潰し、ビット
線となるｎ＋拡散ｌｉｐ （２７）上のＣＶＤ５ｉＯ！
に穴を開孔し。
レジスト（２１）をパターニングし、これをマスクとし
て、ｐ＋をインプラし、Ｂ＋層（２２）’ｉｌ−形成す
る。（筆３図（ホ）） 次に、レジスト（２１）’ｊ）エツチング除去して、全
面にＣＶＤ Ｓ ｒ ０２ （２６）を准潰し、ビット
線となるｎ＋拡散ｌｉｐ （２７）上のＣＶＤ５ｉＯ！
に穴を開孔し。
Ａ４を全面に堆積して、パターニングす−ることにより
、ビット線の金属配線（２６）が形成される。
、ビット線の金属配線（２６）が形成される。
第１図は従来技術によるＣａｐａｃｉｔａｎｃｅ （：
ｏｕｐｌｉｎｇ型セルの断面図、第２図はその等価回路
図、第３図（イ）〜（へ）は本発明のＣａｐａｃｉｔａ
ｎｃｅ Ｃｏｕｐｌｉｎｇ型セルの工程ＵＩ面一である
。 代理人弁理士 則 近 憲 佑（ほか１名）第１図 第２図 第８図 Ｂ＋
ｏｕｐｌｉｎｇ型セルの断面図、第２図はその等価回路
図、第３図（イ）〜（へ）は本発明のＣａｐａｃｉｔａ
ｎｃｅ Ｃｏｕｐｌｉｎｇ型セルの工程ＵＩ面一である
。 代理人弁理士 則 近 憲 佑（ほか１名）第１図 第２図 第８図 Ｂ＋
Claims (1)
- （１） １つのビット線と、１つのワード線を有し、１
つのワード線に接続されるゲートが、ｐｃｈ とｎｃｈ
の２つの１ＶＩＩｓＦＦＪＴｃ／）ゲートを共ＭＬ、
前記ＩＶｆ Ｉ Ｓ Ｆ Ｅ Ｔのソースのみをフロー
ティングとなるようにし、このフローティングソースを
ジャンクションＦＥＴのゲートをかね ％ｌ“、１０”
の清報書き込みに対してＢｉｔ線とフローティングゲー
トとの容量カップリングを利用してフローティングゲー
トに電荷を貯え、ジャンクションＦＥＴをＯＮ、ＯＦＦ
させる゛ｍｍ耽読出し型メモリセルにおいて、ワード線
を形成するＰｏ１ｙＳｉ形成後に、全面に絶縁膜を堆ｕ
■する工程とＰｏ１ｙＳｉの側壁で絶縁膜が厚く堆積す
ることを利用して、全面の絶縁膜を方向性イオンエツチ
ングし、Ｐｏ１ｙＳｉの側壁にのみ、絶縁膜を線状に残
す工程と、ゲートおよび、側壁の絶縁膜をマスクとして
、フローティングソースのイオン注入を行う工程を有し
、フローティングソースおよびゲートのオーバーラツプ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130209A JPH0680803B2 (ja) | 1983-07-19 | 1983-07-19 | Ｍｉｓダイナミックメモリセル及びｍｉｓダイナミックメモリセルの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130209A JPH0680803B2 (ja) | 1983-07-19 | 1983-07-19 | Ｍｉｓダイナミックメモリセル及びｍｉｓダイナミックメモリセルの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6022363A true JPS6022363A (ja) | 1985-02-04 |
| JPH0680803B2 JPH0680803B2 (ja) | 1994-10-12 |
Family
ID=15028696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58130209A Expired - Lifetime JPH0680803B2 (ja) | 1983-07-19 | 1983-07-19 | Ｍｉｓダイナミックメモリセル及びｍｉｓダイナミックメモリセルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680803B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6021306A (en) * | 1989-08-21 | 2000-02-01 | Futech Interactive Products, Inc. | Apparatus for presenting visual material with identified sensory material |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5764966A (en) * | 1980-10-08 | 1982-04-20 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| JPS5880864A (ja) * | 1981-11-10 | 1983-05-16 | Fujitsu Ltd | 半導体メモリ |
| JPS5891680A (ja) * | 1981-11-26 | 1983-05-31 | Fujitsu Ltd | 半導体装置 |
-
1983
- 1983-07-19 JP JP58130209A patent/JPH0680803B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5764966A (en) * | 1980-10-08 | 1982-04-20 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| JPS5880864A (ja) * | 1981-11-10 | 1983-05-16 | Fujitsu Ltd | 半導体メモリ |
| JPS5891680A (ja) * | 1981-11-26 | 1983-05-31 | Fujitsu Ltd | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6021306A (en) * | 1989-08-21 | 2000-02-01 | Futech Interactive Products, Inc. | Apparatus for presenting visual material with identified sensory material |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0680803B2 (ja) | 1994-10-12 |
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