JPH0681032B2 - 高電圧デジタル信号出力回路 - Google Patents
高電圧デジタル信号出力回路Info
- Publication number
- JPH0681032B2 JPH0681032B2 JP60174642A JP17464285A JPH0681032B2 JP H0681032 B2 JPH0681032 B2 JP H0681032B2 JP 60174642 A JP60174642 A JP 60174642A JP 17464285 A JP17464285 A JP 17464285A JP H0681032 B2 JPH0681032 B2 JP H0681032B2
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- JP
- Japan
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- voltage
- field effect
- output terminal
- potential
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高電圧をもつデジタル信号の出力回路に関
し、特に高耐圧化したこの種の出力回路に関する。
し、特に高耐圧化したこの種の出力回路に関する。
高電圧デジタル信号出力回路は、OVのレベルをたとえば
低ロジックレベル（Ｌレベル）とし、約5V程度のレベル
をたとえば高ロジックレベル（Ｈレベル）とするデジタ
ル信号を入力し、これをVSS電圧（0V）をたとえばＬレ
ベルとし、VDD電圧（100V以上）を同じくＨレベルとす
る高電圧デジタル信号を出力する回路で、第４図に示す
回路構成が用いられている。
低ロジックレベル（Ｌレベル）とし、約5V程度のレベル
をたとえば高ロジックレベル（Ｈレベル）とするデジタ
ル信号を入力し、これをVSS電圧（0V）をたとえばＬレ
ベルとし、VDD電圧（100V以上）を同じくＨレベルとす
る高電圧デジタル信号を出力する回路で、第４図に示す
回路構成が用いられている。
第４図の回路では、高圧側電源VDDにＰチャネル型電界
効果トランジスタQ14,Q15およびQ16のソースを接続し、
低圧側電源VSSにＮチャネル形電界効果トランジスコ
Q11,Q12およびQ13のソースを接続し、Q14とQ11,Q15とQ
12,Q16とQ13のドレインをそれぞれ共通接続してＰチャ
ネル形とＮチャネル形との電界効果トランジスタの直列
対を３つ並列に構成し、電界効果トランジスタQ14およ
びQ11から成る第１の対のドレイン接続点P12を、電界効
果トランジスタQ15およびQ12から成る第２の対のＰチャ
ネル形トランジスタQ15のゲートに接続し、該第２の対
のドレイン接続点P11を、前記第１の対のＰチャネル形
トランジスタQ14のゲートに接続すると共に、電界効果
トランジスタQ16およびQ13から成る第３の対の電界効果
トランジスタQ16およびQ13のゲートに接続し、第３の対
のドレイン接続点を出力端VOUT2とし、第１の対および
第２の対のＮチャネル形電界効果トランジスタQ11およ
びQ12の各ゲートをそれぞれ信号入力端子VIN11およびV
IN12としている。
効果トランジスタQ14,Q15およびQ16のソースを接続し、
低圧側電源VSSにＮチャネル形電界効果トランジスコ
Q11,Q12およびQ13のソースを接続し、Q14とQ11,Q15とQ
12,Q16とQ13のドレインをそれぞれ共通接続してＰチャ
ネル形とＮチャネル形との電界効果トランジスタの直列
対を３つ並列に構成し、電界効果トランジスタQ14およ
びQ11から成る第１の対のドレイン接続点P12を、電界効
果トランジスタQ15およびQ12から成る第２の対のＰチャ
ネル形トランジスタQ15のゲートに接続し、該第２の対
のドレイン接続点P11を、前記第１の対のＰチャネル形
トランジスタQ14のゲートに接続すると共に、電界効果
トランジスタQ16およびQ13から成る第３の対の電界効果
トランジスタQ16およびQ13のゲートに接続し、第３の対
のドレイン接続点を出力端VOUT2とし、第１の対および
第２の対のＮチャネル形電界効果トランジスタQ11およ
びQ12の各ゲートをそれぞれ信号入力端子VIN11およびV
IN12としている。
今、低圧側電源VSSを接地電位とし、入力および出力の
ＬレベルをVSSにほぼ等しい電位とする。信号入力端子V
IN11にＬレベル、VIN12にＨレベルの信号が入力される
と、電界効果トランジスタQ11はオフし、Q12がオンし、
出力端VOUT2には、Ｈレベルの信号が出力される。この
Ｈレベルの出力信号は高圧側電源VDDの電位とほぼ等し
く、このとき電界効果トランジスタQ16のゲート電位
は、電界効果トランジスタQ12がオンしているため、低
圧側電源VSSの電位とほぼ等しい。従って、電界効果ト
ランジスタQ16のゲート・ソース間には、高圧側電源の
電位にほぼ等しい電圧が印加される。同様に電界効果ト
ランジスタQ14のゲート・ソース間にも、高圧側の電源
の電位にほぼ等しい電圧が印加される。
ＬレベルをVSSにほぼ等しい電位とする。信号入力端子V
IN11にＬレベル、VIN12にＨレベルの信号が入力される
と、電界効果トランジスタQ11はオフし、Q12がオンし、
出力端VOUT2には、Ｈレベルの信号が出力される。この
Ｈレベルの出力信号は高圧側電源VDDの電位とほぼ等し
く、このとき電界効果トランジスタQ16のゲート電位
は、電界効果トランジスタQ12がオンしているため、低
圧側電源VSSの電位とほぼ等しい。従って、電界効果ト
ランジスタQ16のゲート・ソース間には、高圧側電源の
電位にほぼ等しい電圧が印加される。同様に電界効果ト
ランジスタQ14のゲート・ソース間にも、高圧側の電源
の電位にほぼ等しい電圧が印加される。
次に、信号入力端VIN11にＨレベル、VIN12にＬレベルの
入力信号が印加されると、電界効果トランジスタQ11は
オンし、Q12がオフし、出力端VOUT2には、Ｌレベルの信
号が出力される。このＬレベルの出力信号は低圧側電源
VSSの電位とほぼ等しい。このとき、電界効果トランジ
スタQ15のゲート電位は、電界効果トランジスタQ11がオ
ンしているため、低圧側電源VSSの電位とほぼ等しい。
従って、電界効果トランジスタQ15のゲート・ソース間
には、高圧側電源の電位にほぼ等しい電圧が印加され
る。
入力信号が印加されると、電界効果トランジスタQ11は
オンし、Q12がオフし、出力端VOUT2には、Ｌレベルの信
号が出力される。このＬレベルの出力信号は低圧側電源
VSSの電位とほぼ等しい。このとき、電界効果トランジ
スタQ15のゲート電位は、電界効果トランジスタQ11がオ
ンしているため、低圧側電源VSSの電位とほぼ等しい。
従って、電界効果トランジスタQ15のゲート・ソース間
には、高圧側電源の電位にほぼ等しい電圧が印加され
る。
上述した様に、従来の回路では、電界効果トランジスタ
のゲート・ソース間に高圧側電源とほぼ等しい電圧がか
かる構成になっており、ゲート・ソース間の耐圧を上げ
るためにゲート酸化膜を厚くしなければならず、それに
よってトランジスタのgmが低下し、スピードが遅くなる
という欠点が生ずる。またこの場合入力信号VIN11,V
IN12を得るロジック回路部のトランジスタや高電圧がか
からないトランジスタQ11,Q12は、ゲート酸化膜を厚く
する必要がないため、異なるゲート酸化膜厚を得るため
の製造プロセスが複雑になる欠点がある。
のゲート・ソース間に高圧側電源とほぼ等しい電圧がか
かる構成になっており、ゲート・ソース間の耐圧を上げ
るためにゲート酸化膜を厚くしなければならず、それに
よってトランジスタのgmが低下し、スピードが遅くなる
という欠点が生ずる。またこの場合入力信号VIN11,V
IN12を得るロジック回路部のトランジスタや高電圧がか
からないトランジスタQ11,Q12は、ゲート酸化膜を厚く
する必要がないため、異なるゲート酸化膜厚を得るため
の製造プロセスが複雑になる欠点がある。
さらに、高圧側電源の電圧を変えると、ゲート・ソース
間電圧が変わり、出力ピーク電流も変わるため、広い電
源電圧範囲で安定した特性を得る事が難しいという欠点
がある。
間電圧が変わり、出力ピーク電流も変わるため、広い電
源電圧範囲で安定した特性を得る事が難しいという欠点
がある。
本発明の高電圧デジタル信号出力回路は、高圧側電源と
Ｐチャネル形電界効果トランジスタのゲートとの間にツ
ェナーダイオードを接続したことを特徴とする。
Ｐチャネル形電界効果トランジスタのゲートとの間にツ
ェナーダイオードを接続したことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。高圧側
電源VDDにＰチャネル形電界効果トランジスタQ4,Q5及び
Q6のソースを接続し、低圧側電源をVSSにＮチャネル電
界効果トランジスタQ1,Q2,及びQ3のソースを接続し、Q4
とQ1,Q5とQ2,Q6とQ3のドレインをそれぞれ共通接続し
て、Ｐチャネル形とＮチャネル形の電界効果トランジス
タ直列対を３つ並列に構成し、電界効果トランジスタQ4
及びQ1から成る第１の対のドレイン接続点P2を、電界効
果トランジスタQ5及びQ2から成る第２の対のＰチャネル
形トランジスタQ5のゲートに接続し、第２の対のドレイ
ン接続点P1を、第１の対のＰチャネル形トランジスタQ4
のゲートに接続すると共に第３の対の電界効果トランジ
スタQ6のゲートに接続し、第３の対のドレイン接続点を
出力端VOUT1とし、ドレイン接続点P1及びP2にツェナー
ダイオードD1及びD2のアノードをそれぞれ接続し、これ
らのツェナーダイオードD1及びD2のカソードを高圧側電
源VDDに接続し、Ｎチャネル形電界効果トランジスタQ1,
Q2及びQ3の各ゲートをそれぞれ信号入力端子VIN1,VIN2
及びVIN3としている。
電源VDDにＰチャネル形電界効果トランジスタQ4,Q5及び
Q6のソースを接続し、低圧側電源をVSSにＮチャネル電
界効果トランジスタQ1,Q2,及びQ3のソースを接続し、Q4
とQ1,Q5とQ2,Q6とQ3のドレインをそれぞれ共通接続し
て、Ｐチャネル形とＮチャネル形の電界効果トランジス
タ直列対を３つ並列に構成し、電界効果トランジスタQ4
及びQ1から成る第１の対のドレイン接続点P2を、電界効
果トランジスタQ5及びQ2から成る第２の対のＰチャネル
形トランジスタQ5のゲートに接続し、第２の対のドレイ
ン接続点P1を、第１の対のＰチャネル形トランジスタQ4
のゲートに接続すると共に第３の対の電界効果トランジ
スタQ6のゲートに接続し、第３の対のドレイン接続点を
出力端VOUT1とし、ドレイン接続点P1及びP2にツェナー
ダイオードD1及びD2のアノードをそれぞれ接続し、これ
らのツェナーダイオードD1及びD2のカソードを高圧側電
源VDDに接続し、Ｎチャネル形電界効果トランジスタQ1,
Q2及びQ3の各ゲートをそれぞれ信号入力端子VIN1,VIN2
及びVIN3としている。
信号入力端子VIN1及びVIN2には、Q1及びQ2を、それぞ
れ、入力の立ち下がり及び立ち上がりの過渡時にのみオ
ンさせるような第３図に示す波形のパルスがそれぞれ入
力される。このような入力パルスは、例えば第２図に示
す回路によって発生される。本来の入力信号は第１図お
よび第２図の端子VIN3に入力される。
れ、入力の立ち下がり及び立ち上がりの過渡時にのみオ
ンさせるような第３図に示す波形のパルスがそれぞれ入
力される。このような入力パルスは、例えば第２図に示
す回路によって発生される。本来の入力信号は第１図お
よび第２図の端子VIN3に入力される。
ここで、VIN3に印加された入力信号がＬからＨに立ち上
がるとVIN1もＬからＨに立ち上がり、Q1がオンとなり、
ドレイン接続点P2がツェナーダイオードD2のツェナー電
圧VZだけVDDより低下し、Q5がオンする。この時Q2はオ
フしているためQ5のオンによってP1の電位はVDDとな
り、Q4,Q6はオフとなる。この時、VIN3によってQ3もオ
ンとなっているため負荷容量CLは放電し、出力VOUT1はV
SSとなる。ここでVIN1の電位がＨレベルを長く継続する
と、ツェナーダイオードD2とQ1とを通してツェナー電流
が流れ電力を消費するため、VIN1の電位は短時間でＬレ
ベルに戻す。
がるとVIN1もＬからＨに立ち上がり、Q1がオンとなり、
ドレイン接続点P2がツェナーダイオードD2のツェナー電
圧VZだけVDDより低下し、Q5がオンする。この時Q2はオ
フしているためQ5のオンによってP1の電位はVDDとな
り、Q4,Q6はオフとなる。この時、VIN3によってQ3もオ
ンとなっているため負荷容量CLは放電し、出力VOUT1はV
SSとなる。ここでVIN1の電位がＨレベルを長く継続する
と、ツェナーダイオードD2とQ1とを通してツェナー電流
が流れ電力を消費するため、VIN1の電位は短時間でＬレ
ベルに戻す。
次にVIN3がＨからＬに立ち下がると、VIN2がＬからＨに
立ち上がり、Q2がオンし、ドレイン接続点P1の電位はV
DDよりツェナーダイオードD1のツェナー電圧VZだけ低下
し、Q4,Q6がオンする。この時、Q1,Q2はVIN1,VIN3によ
ってオフであるため、ドレイン接続点P2はVDDとなりQ5
はオフし、負荷容量CLはQ6を通して充電されVOUT1の電
位はVDDとなる。なおVIN2はＨレベルにし続けるとツェ
ナーダイオードD1とQ2とを通してツェナー電流が流れ電
力を消費するため、VIN2は立ち上がり後直ちにＬレベル
にする。ここで第４図の従来回路では、Ｐチャネルトラ
ンジスタQ14,Q15およびQ16のゲート・ソース間にVDDの
高電圧が印加されたが、本発明によれば、Ｐチャネルト
ランジスタQ4,Q5およびQ6のゲート・ソース間にかかる
電圧はVDDとVDDからVZだけ低下した電圧との差、すなわ
ちツェナー電圧VZが印加されるに止まり、トランジスタ
Q4,Q5およびQ6のゲート・ソースを高耐圧にする必要が
なくなる。
立ち上がり、Q2がオンし、ドレイン接続点P1の電位はV
DDよりツェナーダイオードD1のツェナー電圧VZだけ低下
し、Q4,Q6がオンする。この時、Q1,Q2はVIN1,VIN3によ
ってオフであるため、ドレイン接続点P2はVDDとなりQ5
はオフし、負荷容量CLはQ6を通して充電されVOUT1の電
位はVDDとなる。なおVIN2はＨレベルにし続けるとツェ
ナーダイオードD1とQ2とを通してツェナー電流が流れ電
力を消費するため、VIN2は立ち上がり後直ちにＬレベル
にする。ここで第４図の従来回路では、Ｐチャネルトラ
ンジスタQ14,Q15およびQ16のゲート・ソース間にVDDの
高電圧が印加されたが、本発明によれば、Ｐチャネルト
ランジスタQ4,Q5およびQ6のゲート・ソース間にかかる
電圧はVDDとVDDからVZだけ低下した電圧との差、すなわ
ちツェナー電圧VZが印加されるに止まり、トランジスタ
Q4,Q5およびQ6のゲート・ソースを高耐圧にする必要が
なくなる。
たとえば、VIN1〜VIN3の入力信号をＨレベルが5V程度の
ロジック信号にし、ツェナー電圧VZを5V程度にすれば、
高圧側電源VDDの電位が100Vであっても各トランジスタQ
4,Q5,Q6のゲート・ソース間に印加される電圧は5V程度
となり、低電源電圧で動作するロジック回路部とほぼ同
じとなる。
ロジック信号にし、ツェナー電圧VZを5V程度にすれば、
高圧側電源VDDの電位が100Vであっても各トランジスタQ
4,Q5,Q6のゲート・ソース間に印加される電圧は5V程度
となり、低電源電圧で動作するロジック回路部とほぼ同
じとなる。
以上説明したように本発明は、高圧側電源とＰチャネル
形電界効果トランジスタのゲートとの間にツェナーダイ
オードを接続し、Ｐチャネル形電界効果のトランジスタ
のゲート・ソース間には、ツェナーダイオードのツェナ
ー電圧以下の電圧しか印加されないようにすることによ
り、出力回路の各電界効果トランジスタのゲート酸化膜
厚を、ロジック回路部と同一に出来、製造プロセスが複
雑にならず、高耐圧で良好かつ安定した特性の高電圧出
力回路を得ることが出来る。
形電界効果トランジスタのゲートとの間にツェナーダイ
オードを接続し、Ｐチャネル形電界効果のトランジスタ
のゲート・ソース間には、ツェナーダイオードのツェナ
ー電圧以下の電圧しか印加されないようにすることによ
り、出力回路の各電界効果トランジスタのゲート酸化膜
厚を、ロジック回路部と同一に出来、製造プロセスが複
雑にならず、高耐圧で良好かつ安定した特性の高電圧出
力回路を得ることが出来る。
また、Ｎチャネル形電界効果トランジスタのいずれか一
つを出力の過渡時にのみオンさせる事によって消費電力
を極めて小さく出来る効果がある。
つを出力の過渡時にのみオンさせる事によって消費電力
を極めて小さく出来る効果がある。
第１図は本発明の一実施例を示す回路図、第２図は、本
発明の一実施例に用いるパルス発生回路の回路図、第３
図は第１図に示す回路の波形図、第４図は従来の高電圧
デジタル信号出力回路の回路図である。 なお、図において、Q1,Q2,Q3,Q11,Q12,Q13……Ｎチャネ
ル形電界効果トランジスタ、Q4,Q5,Q6,Q14,Q15,Q16……
Ｐチャネル形電界効果トランジスタ、D1,D2……ツェナ
ーダイオード、P1,P2,P11,P12……ドレイン接続点、V
IN1,VIN2,VIN3……信号入力端子、VOUT1,VOUT2……出力
端子、VDD……高圧側電源、VSS……低圧側電源である。
発明の一実施例に用いるパルス発生回路の回路図、第３
図は第１図に示す回路の波形図、第４図は従来の高電圧
デジタル信号出力回路の回路図である。 なお、図において、Q1,Q2,Q3,Q11,Q12,Q13……Ｎチャネ
ル形電界効果トランジスタ、Q4,Q5,Q6,Q14,Q15,Q16……
Ｐチャネル形電界効果トランジスタ、D1,D2……ツェナ
ーダイオード、P1,P2,P11,P12……ドレイン接続点、V
IN1,VIN2,VIN3……信号入力端子、VOUT1,VOUT2……出力
端子、VDD……高圧側電源、VSS……低圧側電源である。
Claims (1)
- 【請求項１】ソースが共通に第１の電源に、ドレインが
それぞれ節点及び出力端に、ゲートがそれぞれ第１及び
第２の入力端に接続された第１及び第２のＮ型トランジ
スタと、ソースが共通に第２の電源に、ドレインがそれ
ぞれ前記節点及び前記出力端に、ゲートがぞれぞれ前記
出力端及び前記節点に接続された第１及び第２のＰ型ト
ランジスタと、前記第１及び第２のＰ型トランジスタの
それぞれに並列接続された第１及び第２のツェナーダイ
オードとを有するレベルシフト部と、前記第１及び第２
の入力端に対しそれぞれ入力信号の立ち上がり及び立ち
下がりの過渡期にハイレベルとなる第１及び第２のパル
スを供給するパルス発生部と、それぞれのソースが前記
第１及び第２の電源に接続されゲートに前記入力信号及
び前記出力端からの信号を受けドレインが共通接続され
た第３のＮ及びＰ型トランジスタを有する出力部とを備
え、前記入力信号がハイレベルの期間は前記出力端を前
記第２の電源の電位に維持し、前記入力信号がロウレベ
ルの期間は前記出力端を前記第２の電源の電位よりも前
記第２のツェナーダイオードのツェナー電圧だけ低い電
位に維持することを特徴とする高電圧デジタル信号出力
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60174642A JPH0681032B2 (ja) | 1985-08-07 | 1985-08-07 | 高電圧デジタル信号出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60174642A JPH0681032B2 (ja) | 1985-08-07 | 1985-08-07 | 高電圧デジタル信号出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6234419A JPS6234419A (ja) | 1987-02-14 |
| JPH0681032B2 true JPH0681032B2 (ja) | 1994-10-12 |
Family
ID=15982163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60174642A Expired - Lifetime JPH0681032B2 (ja) | 1985-08-07 | 1985-08-07 | 高電圧デジタル信号出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681032B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5711536A (en) * | 1980-06-24 | 1982-01-21 | Nec Corp | High-voltage mos inverter and its driving method |
| JPS59216329A (ja) * | 1983-05-24 | 1984-12-06 | Seiko Epson Corp | レベルシフト回路 |
-
1985
- 1985-08-07 JP JP60174642A patent/JPH0681032B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6234419A (ja) | 1987-02-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |