JPS6234419A - 高電圧デジタル信号出力回路 - Google Patents
高電圧デジタル信号出力回路Info
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- JPS6234419A JPS6234419A JP60174642A JP17464285A JPS6234419A JP S6234419 A JPS6234419 A JP S6234419A JP 60174642 A JP60174642 A JP 60174642A JP 17464285 A JP17464285 A JP 17464285A JP S6234419 A JPS6234419 A JP S6234419A
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- 101100263704 Arabidopsis thaliana VIN3 gene Proteins 0.000 abstract description 5
- 101100102627 Oscarella pearsei VIN1 gene Proteins 0.000 abstract description 2
- 239000003990 capacitor Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 241000750042 Vini Species 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
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Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高電圧をもつデジタル信号の出力回路に関し
、特に高耐圧化したこの種の出力回路に関する。
、特に高耐圧化したこの種の出力回路に関する。
高電圧デジタル信号出力回路は、Ｏｖのレベルを九とえ
は低ロジックレベル（Ｌレベル）トシ、約５ｖ程度のレ
ベルをたとえば高ロジックレベル（Ｈレベル）とするデ
ジタル信号を入力し、これをＶｓｓ電圧を九とえはＬレ
ベルとしｂ ■ＤＤ電圧を同じくＨレベルとする高電圧
デジタル信号を出力する回路で、第４図に示す回路構成
が用いられている。
は低ロジックレベル（Ｌレベル）トシ、約５ｖ程度のレ
ベルをたとえば高ロジックレベル（Ｈレベル）とするデ
ジタル信号を入力し、これをＶｓｓ電圧を九とえはＬレ
ベルとしｂ ■ＤＤ電圧を同じくＨレベルとする高電圧
デジタル信号を出力する回路で、第４図に示す回路構成
が用いられている。
第４因の回路では、高圧＠電源ＶＤＤＩＣＰチャネル型
電界効果トランジスタＱ１４． ＱｌｇおよびＱｌｇの
ソースを接続し、低圧側電源■８δにヘチャネル形電界
効果トランジスコＱ１ｔ、Ｑ１２およびＱ１３のソース
’ｔｉ続し、Ｑ１４とＱｌｌｌ ＱｌｌｌとＱｔｚｅ
ＱｌｇとＱ１０のドレインをそれぞれ共通手続してＰチ
ャネル形とへチャネル形との電界効果トランジスタの直
列対を３つ並列に構放し、電界効果トランジスタＱ ！
４およびＱＬＩから取るＩ！１の対のドレイン接続点Ｐ
１２を、電界効果トランジスタＱｔｓおよびＱ ｔ ｔ
がら成る第２の対のＰチャネル形トランジスタＱｌｓの
ゲートに接続し、該第２の対のトルイン接続点Ｐ１１を
、前記第１の対のＰチャネル形トランジスタＱ１４のゲ
ートに接続すると共に、電界効果トランジスタＱ１６お
よびＱｔｓから成る算３の対の電界効果トランジスタＱ
１６およびＱ ｓ ｓのゲート１１１ｍ接続し、＄３の
対のドレイン＃絖点を出力端ＶＱｔｌ〒２とし、第１の
対および第２の対のへチャネル形電界効果トランジスタ
Ｑ１□およびＱ１□の各ゲートをそれぞれ信号入力端子
ＶＩＮ１１およびＶＩＮ１２ としている。
電界効果トランジスタＱ１４． ＱｌｇおよびＱｌｇの
ソースを接続し、低圧側電源■８δにヘチャネル形電界
効果トランジスコＱ１ｔ、Ｑ１２およびＱ１３のソース
’ｔｉ続し、Ｑ１４とＱｌｌｌ ＱｌｌｌとＱｔｚｅ
ＱｌｇとＱ１０のドレインをそれぞれ共通手続してＰチ
ャネル形とへチャネル形との電界効果トランジスタの直
列対を３つ並列に構放し、電界効果トランジスタＱ ！
４およびＱＬＩから取るＩ！１の対のドレイン接続点Ｐ
１２を、電界効果トランジスタＱｔｓおよびＱ ｔ ｔ
がら成る第２の対のＰチャネル形トランジスタＱｌｓの
ゲートに接続し、該第２の対のトルイン接続点Ｐ１１を
、前記第１の対のＰチャネル形トランジスタＱ１４のゲ
ートに接続すると共に、電界効果トランジスタＱ１６お
よびＱｔｓから成る算３の対の電界効果トランジスタＱ
１６およびＱ ｓ ｓのゲート１１１ｍ接続し、＄３の
対のドレイン＃絖点を出力端ＶＱｔｌ〒２とし、第１の
対および第２の対のへチャネル形電界効果トランジスタ
Ｑ１□およびＱ１□の各ゲートをそれぞれ信号入力端子
ＶＩＮ１１およびＶＩＮ１２ としている。
今、低圧側電源Ｖｌｌ１１を接地電位とし、入力および
出力のＬレベルをＶ、、 Ｃはぼ等しい電位とする。
出力のＬレベルをＶ、、 Ｃはぼ等しい電位とする。
信号入力端子Ｖ ｌＮｌｌＩＣＬ ｖ ヘＡ／、ＶＩＮ
ＩＩにＨｖレベル信号が入力されると、電界効果トラン
ジスタＱｔｔｌｄオフし、Ｑｌ２がオンし、出力端Ｖ
ＯＵ〒２には、Ｈレベルの信号が出力される。このＨレ
ベルの出力信号は高圧側電源ＶＤＤの電位とほぼ等しく
、このとき電界効果トランジスタＱ１６のゲート電位は
、電界効果トランジスタＱ１２がオンしているため、低
圧側電源ＶＳａの電位とほぼ等しい。従って、電界効果
トランジスタＱ１６のゲート・ソース間には、高圧側電
源の電位にほぼ等しい電圧が印加される。
ＩＩにＨｖレベル信号が入力されると、電界効果トラン
ジスタＱｔｔｌｄオフし、Ｑｌ２がオンし、出力端Ｖ
ＯＵ〒２には、Ｈレベルの信号が出力される。このＨレ
ベルの出力信号は高圧側電源ＶＤＤの電位とほぼ等しく
、このとき電界効果トランジスタＱ１６のゲート電位は
、電界効果トランジスタＱ１２がオンしているため、低
圧側電源ＶＳａの電位とほぼ等しい。従って、電界効果
トランジスタＱ１６のゲート・ソース間には、高圧側電
源の電位にほぼ等しい電圧が印加される。
同様に電界効果トランジスタＱ１４のゲート・ソース間
にも、高圧側の電源の電位にほぼ等しい電圧が印加され
る。
にも、高圧側の電源の電位にほぼ等しい電圧が印加され
る。
次に、信号入力端Ｖ ｌＮ１１にＨｖレベルＶＩＮＩ！
ｉｃＬレベルの入力信号が印加されると、電界効果トラ
ンジスタＱ １１はオフしｂ Ｑｌ２がオフし、出力端
ｖｆｌＵＴ２１ｃは、Ｌレベルの信号が出力される。こ
のＬレベルの出力信号は低圧側電源Ｖ８１１の電位とほ
ぼ等しい。このとき、電界効果トランジスタＱ１５のゲ
ート電位は、を界効果トランジスタＱ１１がオンしてい
る几め、低圧側電源Ｖ１１８の電位とほぼ等しい、従っ
て、電界効果トランジスタＱ ｌｓのゲート・ソース間
には、高圧側電源の電位にほぼ等しい電圧が印加される
。
ｉｃＬレベルの入力信号が印加されると、電界効果トラ
ンジスタＱ １１はオフしｂ Ｑｌ２がオフし、出力端
ｖｆｌＵＴ２１ｃは、Ｌレベルの信号が出力される。こ
のＬレベルの出力信号は低圧側電源Ｖ８１１の電位とほ
ぼ等しい。このとき、電界効果トランジスタＱ１５のゲ
ート電位は、を界効果トランジスタＱ１１がオンしてい
る几め、低圧側電源Ｖ１１８の電位とほぼ等しい、従っ
て、電界効果トランジスタＱ ｌｓのゲート・ソース間
には、高圧側電源の電位にほぼ等しい電圧が印加される
。
上述した様に、従来の回路では、電界効果トランジスタ
のゲート・ソース間に高圧側電源とほぼ等しい電圧がか
かる構成になっておシ、ゲート書ソース間の耐圧を上げ
るためにゲート酸化膜を厚くしなけれはならず、それに
よってトランジスタ（７）ｇｍが低下し、スピードが遅
くなるという欠点が生ずる。ま友この場合入力信号■Ｉ
Ｎ １１ｅ ｖｕｎｚを得るロジック回路部のトラン
ジスタや高電圧がかからないトランジスタＱｎｅ（ｈａ
は、ゲート酸化膜を厚くする必要がない友め、異なるゲ
ート酸化膜厚を得るための製造プロセスが複雑になる欠
点がある。
のゲート・ソース間に高圧側電源とほぼ等しい電圧がか
かる構成になっておシ、ゲート書ソース間の耐圧を上げ
るためにゲート酸化膜を厚くしなけれはならず、それに
よってトランジスタ（７）ｇｍが低下し、スピードが遅
くなるという欠点が生ずる。ま友この場合入力信号■Ｉ
Ｎ １１ｅ ｖｕｎｚを得るロジック回路部のトラン
ジスタや高電圧がかからないトランジスタＱｎｅ（ｈａ
は、ゲート酸化膜を厚くする必要がない友め、異なるゲ
ート酸化膜厚を得るための製造プロセスが複雑になる欠
点がある。
さらに、高圧側電源の電圧を変えると、ゲート・ソース
関市圧が変わ＃）、出力ピーク電流も変わるため、広い
電源重圧範囲で安定し九特性を得る事が難しいという欠
点がある。
関市圧が変わ＃）、出力ピーク電流も変わるため、広い
電源重圧範囲で安定し九特性を得る事が難しいという欠
点がある。
本発明の高電圧デジタル信号出力回路は、高圧側電源と
Ｐチャネル形電界効果トランジスタのゲートとの間にツ
ェナーダイオードを従続したことを特徴とする。
Ｐチャネル形電界効果トランジスタのゲートとの間にツ
ェナーダイオードを従続したことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施％ｌを示す回路図である。
高圧側電源ｖＤＤｖｃＰチャネル形電界効果トランジス
タＱ４．ＱＢ及びＱ６のソース全接続し、低圧側電源１
ｓｓにＮチャネル電界効果トランジスタＱｌ、Ｑｚ。
タＱ４．ＱＢ及びＱ６のソース全接続し、低圧側電源１
ｓｓにＮチャネル電界効果トランジスタＱｌ、Ｑｚ。
及びＱｓのンースｙｋ接続し、Ｑ４とＱｔ、ＱｓとＱ２
１ＱａとＱｘ のドレインをそれぞれ共通接続して、
Ｐチャネル形とへチャネル形の電界効果トランジスタ置
列対を３つ並列に構成し、電界効果トランジスタＱ４及
びＱｌから底るＩ！ｌの対のドレイン接続点Ｐ２ｔ−、
電界効果トランジスタＱト及びＱｚから取る第２の対の
Ｐチャネル形トランジスタＱ５のゲートに接続し、Ｉ！
２の対のドレイン接続点Ｐ１に、＄１の対のＰチャネル
形トランジスタＱ４のゲートｒｃ接続すると共ｖｃｊ％
３の対の電界効果トランジスタＱ６のゲートｖｃ接続し
、第３の対のドレイン接続点を出力端ＶＯｔｌテｌとし
、ドレイン接続点Ｐ１及びＰ２にツェナーダイオードＤ
１及びり、のアノードをそれぞれ接続し、これらのツェ
ナーダイオードＤ１及びＤ２のカソードを高圧側電源Ｖ
ＤＤに接研し、Ｎチャネル形雷界効果トランジスタＱＩ
Ｑ２及びＱａの各ゲート金それぞれ信号入力端子ＶＩＮ
ＶＩＮ２ 及ヒＶｘＮｓ トＬ テイル。
１ＱａとＱｘ のドレインをそれぞれ共通接続して、
Ｐチャネル形とへチャネル形の電界効果トランジスタ置
列対を３つ並列に構成し、電界効果トランジスタＱ４及
びＱｌから底るＩ！ｌの対のドレイン接続点Ｐ２ｔ−、
電界効果トランジスタＱト及びＱｚから取る第２の対の
Ｐチャネル形トランジスタＱ５のゲートに接続し、Ｉ！
２の対のドレイン接続点Ｐ１に、＄１の対のＰチャネル
形トランジスタＱ４のゲートｒｃ接続すると共ｖｃｊ％
３の対の電界効果トランジスタＱ６のゲートｖｃ接続し
、第３の対のドレイン接続点を出力端ＶＯｔｌテｌとし
、ドレイン接続点Ｐ１及びＰ２にツェナーダイオードＤ
１及びり、のアノードをそれぞれ接続し、これらのツェ
ナーダイオードＤ１及びＤ２のカソードを高圧側電源Ｖ
ＤＤに接研し、Ｎチャネル形雷界効果トランジスタＱＩ
Ｑ２及びＱａの各ゲート金それぞれ信号入力端子ＶＩＮ
ＶＩＮ２ 及ヒＶｘＮｓ トＬ テイル。
信号入力６子Ｌ＋ｕ及Ｕ Ｖ ＩＮ２１ｃｌｄ、Ｑｔ
及Ｕ Ｑｚを、それぞれ、入力の立ち下がシ及び立ち上
がりの過渡時にのみオンさせるような第３図に示す波形
のパルスがそれぞ紅入力される。このような入力パルス
は、が１えばｌＩ２図に示す回路によって発生される。
及Ｕ Ｑｚを、それぞれ、入力の立ち下がシ及び立ち上
がりの過渡時にのみオンさせるような第３図に示す波形
のパルスがそれぞ紅入力される。このような入力パルス
は、が１えばｌＩ２図に示す回路によって発生される。
本来の入力信号は第１図およびｌＩ２図の端子ＶＩＮ３
に入力される。
に入力される。
ここでｈ ｖＩＮ３ に印加され次入力信号がＬから
Ｈｖｃ立ち上がるとＶＩＮＩ もＬからＨに立ち上が
シ、Ｑｌ がオンとなり、ドレイン手続点Ｐ２がツェナ
ーダイオードＤ２のツェナー電圧ＶｚだけＶＤＤより低
下し、Ｑｓがオンする。この時Ｑ２はオフしているため
Ｑ５のオンによってＰＩの７位はｖＤＤとな’） −Ｑ
４． Ｑａはオフとなる。この時％ｖＸＮ３によってＱ
ａ もオンとなっている九め負荷容量Ｃｔ。
Ｈｖｃ立ち上がるとＶＩＮＩ もＬからＨに立ち上が
シ、Ｑｌ がオンとなり、ドレイン手続点Ｐ２がツェナ
ーダイオードＤ２のツェナー電圧ＶｚだけＶＤＤより低
下し、Ｑｓがオンする。この時Ｑ２はオフしているため
Ｑ５のオンによってＰＩの７位はｖＤＤとな’） −Ｑ
４． Ｑａはオフとなる。この時％ｖＸＮ３によってＱ
ａ もオンとなっている九め負荷容量Ｃｔ。
は放寛し、出力ＶＯＵＴＩは■ｓｓとなる。ここでＶＩ
ＮＩの１位がＨレベルを長く継続すると、ツェナーダ、
イオードＤ２とＱｌとを通してツェナー電流が流れり
、′ｒｊ１．力を消費するため、ＶＩＮＩ の電位は短
時間でＬレベルに戻す。
ＮＩの１位がＨレベルを長く継続すると、ツェナーダ、
イオードＤ２とＱｌとを通してツェナー電流が流れり
、′ｒｊ１．力を消費するため、ＶＩＮＩ の電位は短
時間でＬレベルに戻す。
次にＶ ！Ｎ３がＨからＬに立ち下がると、ｖ！Ｎ２が
ＬからＨＩＣ立ち上がりｂ Ｑ２がオンし、ドレイン接
続点Ｐ１の電位はＶＤＤよりツェナーダイオードＤｌの
ツェナー電圧Ｖ２だけ低下し％Ｑ４．Ｑ８がオンスル。
ＬからＨＩＣ立ち上がりｂ Ｑ２がオンし、ドレイン接
続点Ｐ１の電位はＶＤＤよりツェナーダイオードＤｌの
ツェナー電圧Ｖ２だけ低下し％Ｑ４．Ｑ８がオンスル。
コノ時、ＱｌＩＱ２はＶ！、１．ＶＩＮ３ ｖｃよって
オフであるため、ドレイン接続点Ｐ２はＶＤＤとなりＱ
ｓはオフし、負荷容量ＣＬはＱａを通して充電されＶＯ
Ｕ？１の電位はＶＤＤとなる。なお￥ＩＮ２はＨレベル
にし続けるとツェナーダイオードＤｌとＱ２ とを通
してツェナー電流が流れ電力を消費するためｈ ｖＩＮ
２ は立ち上がり後直ちＶｃＬレベルにする。ここで第
４図の従来回路では、ＰチャネルトランジスタＱｎｅ
ＱｔｓおよびＱ工、のゲート・ソース間にｖＤＤの高電
圧が印加されたが、本発明によれば、Ｐチャネルトラン
ジスタＱ４．Ｑ５およびＱａのゲート・ソース間にかか
る電圧はＶＤＤとＶＤＤからＶｚだけ低下し定電圧との
差、すなわちツェナー電圧Ｖｚが印加されるに止ま＃）
、トランジスタＱ４−Ｑ５およびＱａ のゲート・ソー
スを高耐圧にする必要がなくなる。
オフであるため、ドレイン接続点Ｐ２はＶＤＤとなりＱ
ｓはオフし、負荷容量ＣＬはＱａを通して充電されＶＯ
Ｕ？１の電位はＶＤＤとなる。なお￥ＩＮ２はＨレベル
にし続けるとツェナーダイオードＤｌとＱ２ とを通
してツェナー電流が流れ電力を消費するためｈ ｖＩＮ
２ は立ち上がり後直ちＶｃＬレベルにする。ここで第
４図の従来回路では、ＰチャネルトランジスタＱｎｅ
ＱｔｓおよびＱ工、のゲート・ソース間にｖＤＤの高電
圧が印加されたが、本発明によれば、Ｐチャネルトラン
ジスタＱ４．Ｑ５およびＱａのゲート・ソース間にかか
る電圧はＶＤＤとＶＤＤからＶｚだけ低下し定電圧との
差、すなわちツェナー電圧Ｖｚが印加されるに止ま＃）
、トランジスタＱ４−Ｑ５およびＱａ のゲート・ソー
スを高耐圧にする必要がなくなる。
たとえばｈ ■［ＮＩ Ｎ■ＩＮＳの入力信号をＨレベ
ルが５ｖ程度のロジック信号にし、ツェナー電圧Ｖｚを
５Ｖ程度にすれば、高圧側電源ｖＤＤの電位がＩＯＶで
あっても各トランジスタＱ４． Ｑａ、 Ｑｓのゲート
匈ソース間に印加される電圧は５■程度となり、低電源
常圧で動作するロジック回路部とほぼ同じとなる。
ルが５ｖ程度のロジック信号にし、ツェナー電圧Ｖｚを
５Ｖ程度にすれば、高圧側電源ｖＤＤの電位がＩＯＶで
あっても各トランジスタＱ４． Ｑａ、 Ｑｓのゲート
匈ソース間に印加される電圧は５■程度となり、低電源
常圧で動作するロジック回路部とほぼ同じとなる。
以上説明したように本発明は、高圧側電源とＰチャネル
形電界効果トランジスタのゲートとの間にツェナーダイ
オード′ｆｆ：ｉ続し、Ｐチャネル形電界効果トランジ
スタのゲートｅソース間には、ツェナーダイオードのツ
ェナー電圧以下の電圧しが印加されないようＶＣするこ
とにより、出力回路の各電界効果トランジスタのゲート
酸化膜厚を、ロジック回路部と同一に出来、製造プロセ
スが複雑にならず、高耐圧で良好かつ安定した特性の隔
電圧出力回路を得ることが出来る。
形電界効果トランジスタのゲートとの間にツェナーダイ
オード′ｆｆ：ｉ続し、Ｐチャネル形電界効果トランジ
スタのゲートｅソース間には、ツェナーダイオードのツ
ェナー電圧以下の電圧しが印加されないようＶＣするこ
とにより、出力回路の各電界効果トランジスタのゲート
酸化膜厚を、ロジック回路部と同一に出来、製造プロセ
スが複雑にならず、高耐圧で良好かつ安定した特性の隔
電圧出力回路を得ることが出来る。
また、Ｎチャネル形電界効果トランジスタのいずれか一
つを出力の過渡時にのみオンさせる事によって消費電力
を極めて小さく出来る効果かめる。
つを出力の過渡時にのみオンさせる事によって消費電力
を極めて小さく出来る効果かめる。
第１図は本発明の一実施例を示す回路図、第２図は５本
発明の一実施例に用いるパルス発生回路の回路図、纂３
図は纂１図に示す回路の波形図。 第４図は従来の高電圧デジタル信号出方回路の回路図で
ある。 なお、図１７Ｃ＞ ｎて、Ｑｔｓ Ｑ！＃ Ｑａ、 Ｑ
ｌｌｌ Ｑ１２１Ｑ１３・・・・・・Ｎ＋ヤネル形電界
効果トランジスタ、Ｑ４＃Ｑｓ、 Ｑａａ Ｑ１４１
（ｈｓ、 （ｈａ °−、、−ｐチャネル形電界効果
トランジスタ、Ｄｉｅ ｐ、・・・・・・ツェナーダイ
オード、Ｐｌｅ Ｐ ２＋ Ｐ１１＋ ”１２・・・・
・・ドレイン接続点。 ＶＩＮ１＊ Ｖｔｐｔｚａ ＬＮｓ ・−・・・・信
号入力端子ｔ ＶＯＩＪＴＩ。 ＶＯＩＪＴ２°°゛°°°出力端子、Ｖ ＤＤ −−Ａ
圧９Ｉｌ１Ｍ 源、ｖｉａ・・・・・・低圧側電源で
ある。 代理人 弁理士 内 原 汗 ？１澗 第４呪 乙 −一一■−−−−−− 端）ＶｘＮｒシミ皮
形クー−ニー 蜂”ｒ Ｖｙ：ｔｖ２ ｎ 軒”−ロー
、、ｉ托９３□ユ。 ム 予３ｖ
発明の一実施例に用いるパルス発生回路の回路図、纂３
図は纂１図に示す回路の波形図。 第４図は従来の高電圧デジタル信号出方回路の回路図で
ある。 なお、図１７Ｃ＞ ｎて、Ｑｔｓ Ｑ！＃ Ｑａ、 Ｑ
ｌｌｌ Ｑ１２１Ｑ１３・・・・・・Ｎ＋ヤネル形電界
効果トランジスタ、Ｑ４＃Ｑｓ、 Ｑａａ Ｑ１４１
（ｈｓ、 （ｈａ °−、、−ｐチャネル形電界効果
トランジスタ、Ｄｉｅ ｐ、・・・・・・ツェナーダイ
オード、Ｐｌｅ Ｐ ２＋ Ｐ１１＋ ”１２・・・・
・・ドレイン接続点。 ＶＩＮ１＊ Ｖｔｐｔｚａ ＬＮｓ ・−・・・・信
号入力端子ｔ ＶＯＩＪＴＩ。 ＶＯＩＪＴ２°°゛°°°出力端子、Ｖ ＤＤ −−Ａ
圧９Ｉｌ１Ｍ 源、ｖｉａ・・・・・・低圧側電源で
ある。 代理人 弁理士 内 原 汗 ？１澗 第４呪 乙 −一一■−−−−−− 端）ＶｘＮｒシミ皮
形クー−ニー 蜂”ｒ Ｖｙ：ｔｖ２ ｎ 軒”−ロー
、、ｉ托９３□ユ。 ム 予３ｖ
Claims (1)
- 高圧側電源と低圧側電源との間にＰチャネル形電界効果
トランジスタとＮチャネル形電界効果トランジスタとを
直列接続して１対とした電界効果トランジスタ対を少な
くとも２対含み、第１の対のドレイン接続点を第２の対
の電界効果トランジスタの一方のゲートに接続し、前記
第２の対の前記電界効果トランジスタのゲートと電源と
の間にツェナーダイオードを接続したことを特徴とする
高電圧デジタル信号出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60174642A JPH0681032B2 (ja) | 1985-08-07 | 1985-08-07 | 高電圧デジタル信号出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60174642A JPH0681032B2 (ja) | 1985-08-07 | 1985-08-07 | 高電圧デジタル信号出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6234419A true JPS6234419A (ja) | 1987-02-14 |
| JPH0681032B2 JPH0681032B2 (ja) | 1994-10-12 |
Family
ID=15982163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60174642A Expired - Lifetime JPH0681032B2 (ja) | 1985-08-07 | 1985-08-07 | 高電圧デジタル信号出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681032B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5711536A (en) * | 1980-06-24 | 1982-01-21 | Nec Corp | High-voltage mos inverter and its driving method |
| JPS59216329A (ja) * | 1983-05-24 | 1984-12-06 | Seiko Epson Corp | レベルシフト回路 |
-
1985
- 1985-08-07 JP JP60174642A patent/JPH0681032B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5711536A (en) * | 1980-06-24 | 1982-01-21 | Nec Corp | High-voltage mos inverter and its driving method |
| JPS59216329A (ja) * | 1983-05-24 | 1984-12-06 | Seiko Epson Corp | レベルシフト回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0681032B2 (ja) | 1994-10-12 |
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