JPH06821Y2 - 半導体装置の実装構造 - Google Patents
半導体装置の実装構造Info
- Publication number
- JPH06821Y2 JPH06821Y2 JP1987195704U JP19570487U JPH06821Y2 JP H06821 Y2 JPH06821 Y2 JP H06821Y2 JP 1987195704 U JP1987195704 U JP 1987195704U JP 19570487 U JP19570487 U JP 19570487U JP H06821 Y2 JPH06821 Y2 JP H06821Y2
- Authority
- JP
- Japan
- Prior art keywords
- conductor
- semiconductor device
- insulating resin
- protective plate
- protruding electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は半導体装置（以下ＩＣと記す）を小型、薄型で
パッケージングする実装構造に関する。
パッケージングする実装構造に関する。
従来、表面実装に対応する一般的なパッケージであるス
モールアウトラインパッケージ（ＳＯＰ）、クァッドフ
ラットパッケージ（ＱＦＰ）、プラスチックリーデッド
チップキャリア（ＰＬＣＣ）、リードレスチップキャリ
ア（ＬＣＣ）等は、その実装構造上外形寸法がＩＣチッ
プサイズに比べ占有面積で３〜４倍と、かなり大型にな
る。例えば、第５図に示したＳＯＰおよび第６図に示し
たＬＣＣにて説明する。
モールアウトラインパッケージ（ＳＯＰ）、クァッドフ
ラットパッケージ（ＱＦＰ）、プラスチックリーデッド
チップキャリア（ＰＬＣＣ）、リードレスチップキャリ
ア（ＬＣＣ）等は、その実装構造上外形寸法がＩＣチッ
プサイズに比べ占有面積で３〜４倍と、かなり大型にな
る。例えば、第５図に示したＳＯＰおよび第６図に示し
たＬＣＣにて説明する。
ＳＯＰでは、絶縁樹脂３の外側にリードフレーム６を設
ける構造、ＬＣＣでは基板８上に導体４を形成し絶縁樹
脂３で封止する構造のため、ＩＣ１のチップサイズに比
べ従来構造の表面実装パッケージは、占有面積が約３倍
と大きい。近年、ＩＣの微細化、高密度表面実装の進展
にともない、前記した一般的なパッケージが、要求され
るＩＣ電極ピッチ及び外形寸法に対して適合しなくなっ
てきた。例えば、前記の一般的なパッケージはＩＣの電
極とアウターリードとの接続をワイヤーボンディング法
で行なっていることからピッチ１２０ミクロン以下のア
ウターリードへの接続が困難であること。また、リード
フレームを使うパッケージでは第４図に示したように、
ＩＣ１とリードフレーム６とを金ワイヤー７で接続し
て、このリードフレーム６も絶縁樹脂３で保護する構造
のため薄型化に適さないこと、更に、ワイヤーボンディ
ング法による接続は生産性及びコスト面に欠点を持つこ
とが挙げられる。
ける構造、ＬＣＣでは基板８上に導体４を形成し絶縁樹
脂３で封止する構造のため、ＩＣ１のチップサイズに比
べ従来構造の表面実装パッケージは、占有面積が約３倍
と大きい。近年、ＩＣの微細化、高密度表面実装の進展
にともない、前記した一般的なパッケージが、要求され
るＩＣ電極ピッチ及び外形寸法に対して適合しなくなっ
てきた。例えば、前記の一般的なパッケージはＩＣの電
極とアウターリードとの接続をワイヤーボンディング法
で行なっていることからピッチ１２０ミクロン以下のア
ウターリードへの接続が困難であること。また、リード
フレームを使うパッケージでは第４図に示したように、
ＩＣ１とリードフレーム６とを金ワイヤー７で接続し
て、このリードフレーム６も絶縁樹脂３で保護する構造
のため薄型化に適さないこと、更に、ワイヤーボンディ
ング法による接続は生産性及びコスト面に欠点を持つこ
とが挙げられる。
本考案の目的は、前記した一般的なパッケージよりも更
に小型、薄型のパッケージを低コストでかつ単純な構造
で提供することにある。そのためリードフレームや基板
を用いていない実装構造になっている。更にこの構造に
よりワイヤーボンディング法による接続も不用となる。
に小型、薄型のパッケージを低コストでかつ単純な構造
で提供することにある。そのためリードフレームや基板
を用いていない実装構造になっている。更にこの構造に
よりワイヤーボンディング法による接続も不用となる。
構成 第２図(c)に示すように、ＩＣ(1)の電極上に蒸着、スパ
ッタ、メッキ、ペースト印刷等によりアルミ、銅、金、
半田等からなる突起電極２を露出するようにＩＣ１のほ
ぼ全面を厚さ数百ミクロンで覆う絶縁樹脂３と、突起電
極２と絶縁樹脂３外絶部を結ぶための深さ数十ミクロン
の導体４を形成する凹溝９と、この凹溝９に蒸着、スパ
ッタ、メッキ、ペースト印刷等で形成された銅、金、半
田、銀ペースト等からなる導体４とからなる構造を持つ
小型、薄型パッケージ。
ッタ、メッキ、ペースト印刷等によりアルミ、銅、金、
半田等からなる突起電極２を露出するようにＩＣ１のほ
ぼ全面を厚さ数百ミクロンで覆う絶縁樹脂３と、突起電
極２と絶縁樹脂３外絶部を結ぶための深さ数十ミクロン
の導体４を形成する凹溝９と、この凹溝９に蒸着、スパ
ッタ、メッキ、ペースト印刷等で形成された銅、金、半
田、銀ペースト等からなる導体４とからなる構造を持つ
小型、薄型パッケージ。
構成 第３図(b)に示すようにＩＣ１の電極上に蒸着、スパッ
タ、メッキ、ペースト印刷等によりアルミ、銅、金、半
田等からなる突起電極２に対応した穴と、突起電極２と
プラスチック保護板５外縁部とを結ぶ導体４を形成する
凹溝９とが形成されたプラスチック保護板５を前記のＩ
Ｃ１の電極側上に位置あわせしたものと、プラスチック
保護板５の凹溝９に蒸着、スパッタ、メッキ、ペースト
印刷等で形成された銅、金、半田、銀ペースト等からな
る導体４と、ＩＣ１裏面を厚さ数百ミクロンで覆う絶縁
樹脂３とからなる構造を持つ小型、薄型パッケージ。
タ、メッキ、ペースト印刷等によりアルミ、銅、金、半
田等からなる突起電極２に対応した穴と、突起電極２と
プラスチック保護板５外縁部とを結ぶ導体４を形成する
凹溝９とが形成されたプラスチック保護板５を前記のＩ
Ｃ１の電極側上に位置あわせしたものと、プラスチック
保護板５の凹溝９に蒸着、スパッタ、メッキ、ペースト
印刷等で形成された銅、金、半田、銀ペースト等からな
る導体４と、ＩＣ１裏面を厚さ数百ミクロンで覆う絶縁
樹脂３とからなる構造を持つ小型、薄型パッケージ。
構成および構成のいずれもＩＣ１の電極は、突起電
極２を形成しなくても良い。
極２を形成しなくても良い。
以下、本考案の実施例における構成の構成を得るため
の方法を図面によって説明する。第１図はＩＣ１が絶縁
樹脂３で保護された平面図を示す。
の方法を図面によって説明する。第１図はＩＣ１が絶縁
樹脂３で保護された平面図を示す。
ここに示した実施例の構成ではＩＣ１の電極上に突起電
極２が形成されている。前述のようにＩＣ１の電極上に
は突起電極２を形成しなくても良い。第２図(a)は第１
図のＡ−Ａでの断面図を示す。第２図(b)は第２図(a)に
示す突起電極２上および突起電極２側の絶縁樹脂３上に
導体４を形成した断面図を示す。第２図(c)は第２図(b)
に示す導体４を絶縁樹脂３が現われるまで研磨して得ら
れた断面図を示す。第２図(d)は第２図(c)の斜視図を示
す。第１図に示すようにＩＣ１にアルミ、銅、金、半田
等からなる突起電極２をスパッタ、蒸着、メッキ等ある
いはそれらの組合せで形成する。金型等を用いて突起電
極２を露出するようにエポキシ系、ポリフェニレンサル
ファイド（ＰＰＳ）系等の絶縁樹脂３で厚さ数百ミクロ
ンに保護し同時に深さ数十ミクロンの導体４のパターン
に対応する凹溝９を形成する。そのときの第１図のＡ−
Ａの断面図は第２図(a)になる。次に第２図(b)に示すよ
うに凹溝９に銅、金、半田、銀ペースト等からなる導体
４を蒸着、スパッタ、メッキ、ペースト印刷等で形成す
る。
極２が形成されている。前述のようにＩＣ１の電極上に
は突起電極２を形成しなくても良い。第２図(a)は第１
図のＡ−Ａでの断面図を示す。第２図(b)は第２図(a)に
示す突起電極２上および突起電極２側の絶縁樹脂３上に
導体４を形成した断面図を示す。第２図(c)は第２図(b)
に示す導体４を絶縁樹脂３が現われるまで研磨して得ら
れた断面図を示す。第２図(d)は第２図(c)の斜視図を示
す。第１図に示すようにＩＣ１にアルミ、銅、金、半田
等からなる突起電極２をスパッタ、蒸着、メッキ等ある
いはそれらの組合せで形成する。金型等を用いて突起電
極２を露出するようにエポキシ系、ポリフェニレンサル
ファイド（ＰＰＳ）系等の絶縁樹脂３で厚さ数百ミクロ
ンに保護し同時に深さ数十ミクロンの導体４のパターン
に対応する凹溝９を形成する。そのときの第１図のＡ−
Ａの断面図は第２図(a)になる。次に第２図(b)に示すよ
うに凹溝９に銅、金、半田、銀ペースト等からなる導体
４を蒸着、スパッタ、メッキ、ペースト印刷等で形成す
る。
最後に第２図(c)に示したように導体４表面を絶縁樹脂
３が現われるまで研磨することにより第２図(d)に示し
た絶縁樹脂３に導体４が埋込まれた構成の構造を持つ
パッケージが得られる。
３が現われるまで研磨することにより第２図(d)に示し
た絶縁樹脂３に導体４が埋込まれた構成の構造を持つ
パッケージが得られる。
次に、本考案の実施例における構成の構成を得るため
の方法を図面によって説明する。
の方法を図面によって説明する。
構造全体の大きさおよび用いたＩＣが構成Ａ０４０の
場合と同じ例を示す。第３図(a)はＩＣ１の電極側にプ
ラスチック保護板５を位置あわせした第１図のＡ−Ａ断
面図を示す。ここに示した実施例ではＩＣ１の電極上に
突起電極２が形成されている。第３図(a)の断面図は実
施例の構成で示した第１図の絶縁樹脂３の一部をプラ
スチック保護板５に代えたものとなる。第３図(b)は第
３図(a)に示す突起電極２上およびプラスチック保護板
５の凹溝９側上に導体４を形成した断面図を示す。第３
図(c)は第３図(b)に示すＩＣ１の裏面側を絶縁樹脂３で
保護した断面図を示す。
場合と同じ例を示す。第３図(a)はＩＣ１の電極側にプ
ラスチック保護板５を位置あわせした第１図のＡ−Ａ断
面図を示す。ここに示した実施例ではＩＣ１の電極上に
突起電極２が形成されている。第３図(a)の断面図は実
施例の構成で示した第１図の絶縁樹脂３の一部をプラ
スチック保護板５に代えたものとなる。第３図(b)は第
３図(a)に示す突起電極２上およびプラスチック保護板
５の凹溝９側上に導体４を形成した断面図を示す。第３
図(c)は第３図(b)に示すＩＣ１の裏面側を絶縁樹脂３で
保護した断面図を示す。
第１図に示すようにＩＣ１にアルミ、銅、金、半田等か
らなる突起電極２をスパッタ、蒸着、メッキ等あるいは
それらの組合せで形成する。次に第３図(a)に示すよう
にＩＣ１の突起電極２に対応した穴と、突起電極２とプ
ラスチック保護板５外縁部とを結ぶ導体４のパターンに
対応する深さ数十ミクロンの凹溝９とが形成された厚さ
数百ミクロンのプラスチック保護板５をＩＣ１の突起電
極２上に位置あわせを行ない、治具等を用いてＩＣ１と
プラスチック保護板５を固定する。
らなる突起電極２をスパッタ、蒸着、メッキ等あるいは
それらの組合せで形成する。次に第３図(a)に示すよう
にＩＣ１の突起電極２に対応した穴と、突起電極２とプ
ラスチック保護板５外縁部とを結ぶ導体４のパターンに
対応する深さ数十ミクロンの凹溝９とが形成された厚さ
数百ミクロンのプラスチック保護板５をＩＣ１の突起電
極２上に位置あわせを行ない、治具等を用いてＩＣ１と
プラスチック保護板５を固定する。
次に第３図(b)に示すように突起電極２上およびプラス
チック保護板５の凹溝９上に蒸着、スパッタ、メッキ、
ペースト印刷等で形成された銅、金、半田、銀ペースト
等からなる導体４を形成する。
チック保護板５の凹溝９上に蒸着、スパッタ、メッキ、
ペースト印刷等で形成された銅、金、半田、銀ペースト
等からなる導体４を形成する。
そして第３図(c)に示すようにＩＣ１の裏面を厚さ数百
ミクロンのエポキシ系、ＰＰＳ系等の絶縁樹脂３で保護
する。第３図(c)に示したように、この構成は実施例
の構成に示した第２図(b)とほぼ同じ構造となる。
ミクロンのエポキシ系、ＰＰＳ系等の絶縁樹脂３で保護
する。第３図(c)に示したように、この構成は実施例
の構成に示した第２図(b)とほぼ同じ構造となる。
以後は、構成の場合と同様に導体４を研磨して第２図
(d)に示したものとほぼ同じ構造を持つ小型、薄型パッ
ケージが得られる。
(d)に示したものとほぼ同じ構造を持つ小型、薄型パッ
ケージが得られる。
以上の説明で明らかなように本考案によればワイヤーボ
ンディング法を使わないパッケージング方法の実装構造
のためパッケージの低コスト化がはかれ、ＩＣ上の電極
までの接続点数が１個減るために接続信頼性の向上が期
待される。また、リードフレームや基板が無い構造であ
るため従来のパッケージより小型、薄型になり、チップ
サイズに近い超小型パッケージが可能となる。
ンディング法を使わないパッケージング方法の実装構造
のためパッケージの低コスト化がはかれ、ＩＣ上の電極
までの接続点数が１個減るために接続信頼性の向上が期
待される。また、リードフレームや基板が無い構造であ
るため従来のパッケージより小型、薄型になり、チップ
サイズに近い超小型パッケージが可能となる。
第１図は本考案における半導体装置の実装構造を示す平
面図、第２図(a)〜(c)は本考案における第１の実施例に
おける構成を得るための工程を説明する第１図のＡ−Ａ
断面図、第２図(d)は第２図(c)に対応する斜視図、第３
図(a)〜(c)は本考案における第２の実施例における構成
を得るための工程を説明する断面図、第４図は従来例に
おける半導体装置の実装構造を示す断面図、第５図およ
び第６図はいずれも従来例における半導体装置の実装構
造を示す平面図である。 １……半導体装置（ＩＣ）、 ３……絶縁樹脂、 ４……導体、 ５……プラスチック保護板、 ９……凹溝。
面図、第２図(a)〜(c)は本考案における第１の実施例に
おける構成を得るための工程を説明する第１図のＡ−Ａ
断面図、第２図(d)は第２図(c)に対応する斜視図、第３
図(a)〜(c)は本考案における第２の実施例における構成
を得るための工程を説明する断面図、第４図は従来例に
おける半導体装置の実装構造を示す断面図、第５図およ
び第６図はいずれも従来例における半導体装置の実装構
造を示す平面図である。 １……半導体装置（ＩＣ）、 ３……絶縁樹脂、 ４……導体、 ５……プラスチック保護板、 ９……凹溝。
Claims (1)
- 【請求項１】電極部分から端面部まで連続して設ける凹
溝を有し、半導体装置の上面に配置するプラスチック保
護板と、 半導体装置の側面と下面とを被覆する絶縁樹脂と、 凹溝に設ける導体とを備え、 導体は電極部分から端面部までの全面がプラスチック保
護板から露出していることを特徴とする半導体装置の実
装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987195704U JPH06821Y2 (ja) | 1987-12-25 | 1987-12-25 | 半導体装置の実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987195704U JPH06821Y2 (ja) | 1987-12-25 | 1987-12-25 | 半導体装置の実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01100443U JPH01100443U (ja) | 1989-07-05 |
| JPH06821Y2 true JPH06821Y2 (ja) | 1994-01-05 |
Family
ID=31486366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987195704U Expired - Lifetime JPH06821Y2 (ja) | 1987-12-25 | 1987-12-25 | 半導体装置の実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06821Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5589314B2 (ja) * | 2009-06-25 | 2014-09-17 | 株式会社リコー | 電子部品モジュールの製造方法 |
| JP6304700B2 (ja) * | 2016-09-26 | 2018-04-04 | 株式会社パウデック | 半導体パッケージ、モジュールおよび電気機器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5437473B2 (ja) * | 1971-09-09 | 1979-11-15 | ||
| JPS61220346A (ja) * | 1985-03-26 | 1986-09-30 | Toshiba Corp | 半導体装置とその製造方法 |
-
1987
- 1987-12-25 JP JP1987195704U patent/JPH06821Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01100443U (ja) | 1989-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4974057A (en) | Semiconductor device package with circuit board and resin | |
| US6175149B1 (en) | Mounting multiple semiconductor dies in a package | |
| JP3420057B2 (ja) | 樹脂封止型半導体装置 | |
| US6781243B1 (en) | Leadless leadframe package substitute and stack package | |
| US20020031867A1 (en) | Semiconductor device and process of production of same | |
| JPH05129473A (ja) | 樹脂封止表面実装型半導体装置 | |
| JP2000294719A (ja) | リードフレームおよびそれを用いた半導体装置ならびにその製造方法 | |
| KR920000076B1 (ko) | 반도체장치 | |
| KR100226335B1 (ko) | 플라스틱 성형회로 패키지 | |
| JPH07307405A (ja) | ソルダボールを用いた半導体パッケージおよびその製造方法 | |
| JPH01179334A (ja) | 半導体素子の実装方法 | |
| JP2000299423A (ja) | リードフレームおよびそれを用いた半導体装置ならびにその製造方法 | |
| KR0157857B1 (ko) | 반도체 패키지 | |
| JPH06821Y2 (ja) | 半導体装置の実装構造 | |
| JP2001177005A (ja) | 半導体装置及びその製造方法 | |
| JPS6227544B2 (ja) | ||
| JPH11121641A (ja) | 半導体装置及びその製造方法 | |
| US8022516B2 (en) | Metal leadframe package with secure feature | |
| JPH0817960A (ja) | Ｑｆｐ構造半導体装置 | |
| JPH01132147A (ja) | 半導体装置 | |
| JP2737332B2 (ja) | 集積回路装置 | |
| JP2784209B2 (ja) | 半導体装置 | |
| JPH07326690A (ja) | 半導体装置用パッケージおよび半導体装置 | |
| JP2822446B2 (ja) | 混成集積回路装置 | |
| KR950003904B1 (ko) | 반도체 패키지 |