JPH0682307B2 - 定電圧回路 - Google Patents
定電圧回路Info
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- JPH0682307B2 JPH0682307B2 JP59232724A JP23272484A JPH0682307B2 JP H0682307 B2 JPH0682307 B2 JP H0682307B2 JP 59232724 A JP59232724 A JP 59232724A JP 23272484 A JP23272484 A JP 23272484A JP H0682307 B2 JPH0682307 B2 JP H0682307B2
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- Japan
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- 230000005669 field effect Effects 0.000 claims description 21
- 230000000694 effects Effects 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は定電圧回路、特にＰチャネル形及びＮチャネル
形の絶縁ゲート形電界効果トランジスタ（以下、単にIG
-FETという）を用いた定電圧回路に関する。
形の絶縁ゲート形電界効果トランジスタ（以下、単にIG
-FETという）を用いた定電圧回路に関する。
従来、IG-FETで構成された定電圧回路の一つに第２図に
示す回路がある。この種の定電圧回路は、Ｐチャネル形
IG-FETのしきい値電圧及びＮチャネル形IG−FETのしき
い値電圧の絶対値の和を検出し、出力するものである。
示す回路がある。この種の定電圧回路は、Ｐチャネル形
IG-FETのしきい値電圧及びＮチャネル形IG−FETのしき
い値電圧の絶対値の和を検出し、出力するものである。
すなわち、Ｐチャネル形IG-FETQ2とＮチャネル形IG-FET
Q1と抵抗R1とが電源VDD‐VSS間に直列に接続されてお
り、一方Ｐチャネル形IG-FETQ3とＮチャネル形IG-FETQ4
も電源VDD‐VSS間に直列に接続されている。Ｐチャネル
形IG-FETQ2のドレインとゲートは相互に接続されてＰチ
ャネル形IG-FETQ3のゲートに接続されている。Ｎチャネ
ル形IG-FETQ4のドレインとゲートも相互に接続されてＮ
チャネル形IG-FETQ1のゲートに接続されている。Ｐチャ
ネル形IG-FETQ3およびＮチャネル形IG-FETQ4とのドレイ
ンは相互に接続され、Ｎチャネル形IG-FETQ5のゲートに
接続されている。このＮチャネル形IG-FETQ5はドレイン
を出力とし、ソースがVSSに接続され、ドレインとVDDの
間には負荷として、互いにゲート・ドレイン間が短絡さ
れたＰチャネル形IG-FETQ6とＮチャネル形IG-FETQ7を直
列接続したものが挿入されている。
Q1と抵抗R1とが電源VDD‐VSS間に直列に接続されてお
り、一方Ｐチャネル形IG-FETQ3とＮチャネル形IG-FETQ4
も電源VDD‐VSS間に直列に接続されている。Ｐチャネル
形IG-FETQ2のドレインとゲートは相互に接続されてＰチ
ャネル形IG-FETQ3のゲートに接続されている。Ｎチャネ
ル形IG-FETQ4のドレインとゲートも相互に接続されてＮ
チャネル形IG-FETQ1のゲートに接続されている。Ｐチャ
ネル形IG-FETQ3およびＮチャネル形IG-FETQ4とのドレイ
ンは相互に接続され、Ｎチャネル形IG-FETQ5のゲートに
接続されている。このＮチャネル形IG-FETQ5はドレイン
を出力とし、ソースがVSSに接続され、ドレインとVDDの
間には負荷として、互いにゲート・ドレイン間が短絡さ
れたＰチャネル形IG-FETQ6とＮチャネル形IG-FETQ7を直
列接続したものが挿入されている。
このようにIG-FETを相補型回路構成とした定電圧回路は
その出力電圧がＰチャネル形IG-FETQ2のそれぞれのしき
い値電圧の絶対値の和により関係づけられている。従っ
て、かかる定電圧回路を相補型MOS集積回路（以下、CMO
S-ICという）に内蔵し、内部回路の電源に使用すること
は、動作の安定性、低電力化には極めて有効な手段であ
る。
その出力電圧がＰチャネル形IG-FETQ2のそれぞれのしき
い値電圧の絶対値の和により関係づけられている。従っ
て、かかる定電圧回路を相補型MOS集積回路（以下、CMO
S-ICという）に内蔵し、内部回路の電源に使用すること
は、動作の安定性、低電力化には極めて有効な手段であ
る。
しかし、近年にあっては、読み出し専用メモリ（RO
M）、液晶駆動用電源など、しきい値電圧の絶対値の和
とは関係なく、ある一定の電圧を出力する定電圧回路の
必要性が高まっている。従来の定電圧回路では出力電圧
がしきい値電圧により決定されるため、製造の変動によ
る影響が大きく、この要求を満たすことは困難である。
M）、液晶駆動用電源など、しきい値電圧の絶対値の和
とは関係なく、ある一定の電圧を出力する定電圧回路の
必要性が高まっている。従来の定電圧回路では出力電圧
がしきい値電圧により決定されるため、製造の変動によ
る影響が大きく、この要求を満たすことは困難である。
本発明は、第１の導電型の第１のIG-FETと、第２の導電
型の第２のIG-FETと、第１の導電型の第３のIG-FET、第
２の導電型の第４のIG-FETと、第２の導電型の第５のIG
-FETと、第１の抵抗と、第２の抵抗を有する定電圧回路
であって、その特徴は、第１のIG-FETと第２のIG-FETと
は、第１のIG-FETのソースが第１の抵抗を介して第１の
電源に、バックゲートが第１の電源に、ドレインが第２
のIG-FETのドレインに、第２のIG-FETのソース及びバッ
クゲートが第２の電源に接続され、第３のIG-FETと第４
のIG-FETとは、第３のIG-FETのソース及びバックゲート
が第２の電源に、ドレインが第４のIG-FETのドレイン
に、第４のIG-FETのソース及びバックゲートが第１図の
電源に接続され、第５のIG-FETは、ドレインが第２の抵
抗を介して第２の電源に、ソース及びバックゲートが第
１の電源に接続され、第４のIG-FETは、ゲートはドレイ
ンと第１のIG-FETのゲートに、第２のIG-FETは、ゲート
がドレインと第３のIG-FETのゲートに接続され、第５の
IG-FETは、ドレインを出力とし、ゲートが第４のIG-FET
のドレインに接続された定電圧回路とすることにある。
型の第２のIG-FETと、第１の導電型の第３のIG-FET、第
２の導電型の第４のIG-FETと、第２の導電型の第５のIG
-FETと、第１の抵抗と、第２の抵抗を有する定電圧回路
であって、その特徴は、第１のIG-FETと第２のIG-FETと
は、第１のIG-FETのソースが第１の抵抗を介して第１の
電源に、バックゲートが第１の電源に、ドレインが第２
のIG-FETのドレインに、第２のIG-FETのソース及びバッ
クゲートが第２の電源に接続され、第３のIG-FETと第４
のIG-FETとは、第３のIG-FETのソース及びバックゲート
が第２の電源に、ドレインが第４のIG-FETのドレイン
に、第４のIG-FETのソース及びバックゲートが第１図の
電源に接続され、第５のIG-FETは、ドレインが第２の抵
抗を介して第２の電源に、ソース及びバックゲートが第
１の電源に接続され、第４のIG-FETは、ゲートはドレイ
ンと第１のIG-FETのゲートに、第２のIG-FETは、ゲート
がドレインと第３のIG-FETのゲートに接続され、第５の
IG-FETは、ドレインを出力とし、ゲートが第４のIG-FET
のドレインに接続された定電圧回路とすることにある。
以下に、本発明を図面を参照してよう詳細に説明する。
第１図は、本発明の一実施例である。定電圧回路入力電
圧VSSを、抵抗R1の一端とＮチャネル形IG-FETQ1のバッ
ク・ゲートとＮチャネル形IG-FETQ4のソースとバック・
ゲート及びＮチャネル形IG-FETQ5のソースとバック・ゲ
ートに接続し、抵抗R1のもう一端はＮチャネル形IG-FET
Q1のソースに接続する。Ｎチャネル形IG-FETQ1のドレイ
ンを、Ｐチャネル形IG-FETQ2のドレインに接続し、ゲー
トを、Ｎチャネル形IG-FETQ4のゲートとドレイン、Ｐチ
ャネル形IG-FETQ3のドレイン及びＮチャネル形IG-FETQ5
のゲートに接続する。Ｐチャネル形IG-FETQ3のゲート
は、Ｐチャネル形IG-FETQ2のゲート及びドレインに接続
する。Ｎチャネル形IG-FETQ5のドレインは抵抗R2の一端
と出力端子VOに接続する。Ｐチャネル形IG-FETQ2のソー
スとバック・ゲート、Ｐチャネル形IG-FETQ3のソースと
バック・ゲート及び抵抗R2のもう一端は、VDD（＝0V）
に接続する。
圧VSSを、抵抗R1の一端とＮチャネル形IG-FETQ1のバッ
ク・ゲートとＮチャネル形IG-FETQ4のソースとバック・
ゲート及びＮチャネル形IG-FETQ5のソースとバック・ゲ
ートに接続し、抵抗R1のもう一端はＮチャネル形IG-FET
Q1のソースに接続する。Ｎチャネル形IG-FETQ1のドレイ
ンを、Ｐチャネル形IG-FETQ2のドレインに接続し、ゲー
トを、Ｎチャネル形IG-FETQ4のゲートとドレイン、Ｐチ
ャネル形IG-FETQ3のドレイン及びＮチャネル形IG-FETQ5
のゲートに接続する。Ｐチャネル形IG-FETQ3のゲート
は、Ｐチャネル形IG-FETQ2のゲート及びドレインに接続
する。Ｎチャネル形IG-FETQ5のドレインは抵抗R2の一端
と出力端子VOに接続する。Ｐチャネル形IG-FETQ2のソー
スとバック・ゲート、Ｐチャネル形IG-FETQ3のソースと
バック・ゲート及び抵抗R2のもう一端は、VDD（＝0V）
に接続する。
本発明の定電圧回路の出力電圧は次式のように求めるこ
とができる。
とができる。
ただし、m1はIG-FETQ1のチャネル寸法比（チャネル幅／
チャネル長）で表される定数，m2〜m5についても同様に
Q2〜Q5のそれぞれのIG-FETの定数、ｑは電子の電荷量、
ｋはボルツマン定数、Ｔは絶対温度である。即ち、出力
電圧は抵抗の相対比及びIG-FETのチャネル寸法比の相対
比で決まる。
チャネル長）で表される定数，m2〜m5についても同様に
Q2〜Q5のそれぞれのIG-FETの定数、ｑは電子の電荷量、
ｋはボルツマン定数、Ｔは絶対温度である。即ち、出力
電圧は抵抗の相対比及びIG-FETのチャネル寸法比の相対
比で決まる。
ところでm1〜m5は、IG-FETQ1〜Q5の幾何学的チャネル寸
法比であり、集積回路等にあっては比較的容易に製造上
の精度を得ることができる。抵抗R1，R2は製造上バラツ
キを生じるが、その相対比は精度よく保たれる。故に定
電圧回路の出力電圧はしきい値電圧に関せず製造上の変
動に影響を受けない一定電圧を得ることができる。しか
も、抵抗R1，R2は同一工程で製造されるため廉価であ
る。
法比であり、集積回路等にあっては比較的容易に製造上
の精度を得ることができる。抵抗R1，R2は製造上バラツ
キを生じるが、その相対比は精度よく保たれる。故に定
電圧回路の出力電圧はしきい値電圧に関せず製造上の変
動に影響を受けない一定電圧を得ることができる。しか
も、抵抗R1，R2は同一工程で製造されるため廉価であ
る。
本発明によれば、廉価で製造可能なばかりでなく、定電
圧回路の出力電圧VOのバラツキを抑えられ、量産時のバ
ラツキが問題となるIC内部にあっては、その効果は多大
である。言うまでもなく半導体集積回路に適した構造で
ある。
圧回路の出力電圧VOのバラツキを抑えられ、量産時のバ
ラツキが問題となるIC内部にあっては、その効果は多大
である。言うまでもなく半導体集積回路に適した構造で
ある。
尚、実施例ではIG-FETQ2,Q3をＰチャネル形FET、IG-FET
Q1,Q4,Q5をＮチャネルFETの構造で説明したが、IG-FETQ
2,Q3をＮチャネル形FETに、IG-FETQ1,Q4,Q5をＰチャネ
ル形FETでそれぞれ構成することができることも明白で
ある。
Q1,Q4,Q5をＮチャネルFETの構造で説明したが、IG-FETQ
2,Q3をＮチャネル形FETに、IG-FETQ1,Q4,Q5をＰチャネ
ル形FETでそれぞれ構成することができることも明白で
ある。
第１図は、本発明の一実施例を示す回路図、第２図は従
来の定電圧回路を示す回路図である。 Q2,Q3,Q6……ＰチャネルIG-FET、 Q1,Q4,Q5,Q7……ＮチャネルIG-FET、 R1,R2……抵抗。
来の定電圧回路を示す回路図である。 Q2,Q3,Q6……ＰチャネルIG-FET、 Q1,Q4,Q5,Q7……ＮチャネルIG-FET、 R1,R2……抵抗。
Claims (1)
- 【請求項１】第１の導電型の第１の電界効果トランジス
タ（Q1）と、第２の導電型の第２の電界効果トランジス
タ（Q2）と、第１の導電型の第３の電界効果トランジス
タ（Q3）と、第２の導電型の第４の電界効果トランジス
タ（Q4）と、第２の導電型の第５の電界効果トランジス
タ（Q5）と、第１の抵抗（R1）と、第２の抵抗（R2）を
有する定電圧回路であって、 第１の電界効果トランジスタ（Q1）と第２の電界効果ト
ランジスタ（Q2）とは、第１の電界効果トランジスタ
（Q1）のソースが第１の抵抗（R1）を介して第１の電源
に、バックゲートが第１の電源（VSS）に、ドレインが
第２の電界効果トランジスタ（Q2）のドレインに、第２
の電界効果トランジスタ（Q2）のソース及びバックゲー
トが第２の電源（VDD）に接続され、 第３の電界効果トランジスタ（Q3）と第４の電界効果ト
ランジスタ（Q4）とは、第３の電界効果トランジスタ
（Q3）のソース及びバックゲートが第２の電源（VDD）
に、ドレインが第４の電界効果トランジスタ（Q4）のド
レインに、第４の電界効果トランジスタ（Q4）のソース
及びバックゲートが第１の電源（VSS）に接続され、 第５の電界効果トランジスタ（Q5）は、ドレインが第２
の抵抗（R2）を介して第２の電源（VDD）に、ソース及
びバックゲートが第１の電源（VSS）に接続され、 第４の電界効果トランジスタ（Q4）は、ゲートがドレイ
ンと第１の電界効果トランジスタ（Q1）のゲートに、第
２の電界効果トランジスタ（Q2）は、ゲートがドレイン
と第３の電界効果トランジスタ（Q3）のゲートに接続さ
れ、 第５の電界効果トランジスタ（Q5）は、ドレインを出力
とし、ゲートが第４の電界効果トランジスタ（Q4）のド
レインに接続された定電圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59232724A JPH0682307B2 (ja) | 1984-11-05 | 1984-11-05 | 定電圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59232724A JPH0682307B2 (ja) | 1984-11-05 | 1984-11-05 | 定電圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61110217A JPS61110217A (ja) | 1986-05-28 |
| JPH0682307B2 true JPH0682307B2 (ja) | 1994-10-19 |
Family
ID=16943790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59232724A Expired - Lifetime JPH0682307B2 (ja) | 1984-11-05 | 1984-11-05 | 定電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682307B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05181553A (ja) * | 1991-09-24 | 1993-07-23 | Mitsubishi Electric Corp | 基準電圧発生回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS554647A (en) * | 1978-06-27 | 1980-01-14 | Nippon Precision Saakitsutsu Kk | Constant voltage circuit |
| JPS5523538A (en) * | 1978-08-04 | 1980-02-20 | Seiko Instr & Electronics Ltd | Constant-voltage generator circuit |
| JPS5525149A (en) * | 1978-08-10 | 1980-02-22 | Nec Corp | Electric power circuit |
-
1984
- 1984-11-05 JP JP59232724A patent/JPH0682307B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61110217A (ja) | 1986-05-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |