JPH0682526A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0682526A JPH0682526A JP4235769A JP23576992A JPH0682526A JP H0682526 A JPH0682526 A JP H0682526A JP 4235769 A JP4235769 A JP 4235769A JP 23576992 A JP23576992 A JP 23576992A JP H0682526 A JPH0682526 A JP H0682526A
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- signal
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Abstract
(57)【要約】 （修正有）
【目的】 処理速度およびメモリ読出し時間等の計測を
正確に行うことのできるＣＭＯＳ半導体集積回路を提供
する。 【構成】 テスト用出力回路として、クロック信号が入
力される入力端子５１と、データ出力信号１０１が出力
される出力端子５２と、テスト用の検出信号１０４が出
力される出力端子５３に対応して、データ・フリップフ
ロップ１と、ＥＸＮＯＲ回路３を含む一致検出回路２
と、出力端子５２に介在する負荷４と、出力端子５３に
介在する負荷７とを備えて構成される。内部回路より出
力される出力データ１０１は、クロック信号１０２を介
してデータ・フリップフロップ１に取込まれる。このデ
ータ・フリップフロップ１のＱ端子よりはデータ信号１
０３が出力され、一致検出回路２に入力されて、データ
出力信号１０１との一致の有無が検出される。
正確に行うことのできるＣＭＯＳ半導体集積回路を提供
する。 【構成】 テスト用出力回路として、クロック信号が入
力される入力端子５１と、データ出力信号１０１が出力
される出力端子５２と、テスト用の検出信号１０４が出
力される出力端子５３に対応して、データ・フリップフ
ロップ１と、ＥＸＮＯＲ回路３を含む一致検出回路２
と、出力端子５２に介在する負荷４と、出力端子５３に
介在する負荷７とを備えて構成される。内部回路より出
力される出力データ１０１は、クロック信号１０２を介
してデータ・フリップフロップ１に取込まれる。このデ
ータ・フリップフロップ１のＱ端子よりはデータ信号１
０３が出力され、一致検出回路２に入力されて、データ
出力信号１０１との一致の有無が検出される。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に相補型ＭＯＳ−ＦＥＴにより構成される半導体集積
回路に関する。
特に相補型ＭＯＳ−ＦＥＴにより構成される半導体集積
回路に関する。
【０００２】
【従来の技術】従来、相補型ＭＯＳ−ＦＥＴ（以下、Ｃ
ＭＯＳと略称する）を用いる半導体集積回路の動作をテ
ストする場合には、当該ＣＭＯＳ半導体集積回路の機能
を達成する集積回路部の他に、このＣＭＯＳ半導体集積
回路の全集積回路部についてのテストをも行うことがで
きるように、必要なテスト回路部を追加し、この回路情
報を予め電子計算機に入力し、当該電子計算機上におい
て、入力信号情報を与えて前記テスト回路部の動作を模
倣することにより、入力信号情報および出力信号情報を
作成し、その入出力信号情報をＣＭＯＳ半導体集積回路
のテスト・システムに転送して、被試験サンプルに対し
て前記入力信号情報を入力し、それにより得られる出力
信号情報を、前記電子計算機上において得られた出力信
号情報とリアルタイムで比較しているのが現状である。
ＭＯＳと略称する）を用いる半導体集積回路の動作をテ
ストする場合には、当該ＣＭＯＳ半導体集積回路の機能
を達成する集積回路部の他に、このＣＭＯＳ半導体集積
回路の全集積回路部についてのテストをも行うことがで
きるように、必要なテスト回路部を追加し、この回路情
報を予め電子計算機に入力し、当該電子計算機上におい
て、入力信号情報を与えて前記テスト回路部の動作を模
倣することにより、入力信号情報および出力信号情報を
作成し、その入出力信号情報をＣＭＯＳ半導体集積回路
のテスト・システムに転送して、被試験サンプルに対し
て前記入力信号情報を入力し、それにより得られる出力
信号情報を、前記電子計算機上において得られた出力信
号情報とリアルタイムで比較しているのが現状である。
【０００３】図５は、従来のＣＭＯＳ半導体集積回路の
一例を示す回路図であり、図６（ａ）、（ｂ）、（ｃ）
および（ｄ）は、その動作を示すタイミング図である。
図５において、テストレート（図６（ａ）参照）ごとに
出力端子５６より出力される出力データ（図６（ｂ）参
照）は、テストストローブ（図６（ｄ）参照）のタイミ
ングにおいて比較されて、当該出力データの正・誤判定
が行われている。この際に、出力端子５６より出力され
る出力データは、抵抗２０およびコンデンサ２１より成
る負荷により積分されるために、テストレートの開始時
点より出力データが出力端子５６に出力されるまでの時
間Ｔd3を正確に測定することが不可能である。
一例を示す回路図であり、図６（ａ）、（ｂ）、（ｃ）
および（ｄ）は、その動作を示すタイミング図である。
図５において、テストレート（図６（ａ）参照）ごとに
出力端子５６より出力される出力データ（図６（ｂ）参
照）は、テストストローブ（図６（ｄ）参照）のタイミ
ングにおいて比較されて、当該出力データの正・誤判定
が行われている。この際に、出力端子５６より出力され
る出力データは、抵抗２０およびコンデンサ２１より成
る負荷により積分されるために、テストレートの開始時
点より出力データが出力端子５６に出力されるまでの時
間Ｔd3を正確に測定することが不可能である。
【０００４】
【発明が解決しようとする課題】上述した従来のＣＭＯ
Ｓ半導体集積回路においては、当該半導体集積回路の多
機能化および高速化が進む過程において、内部処理の処
理速度およびメモリの読出し速度等に対して、更に高速
化が要求されている。また、そのような高速化に伴な
い、ＣＭＯＳ半導体集積回路の処理速度の実力値を正確
に計測する方法が求められている。
Ｓ半導体集積回路においては、当該半導体集積回路の多
機能化および高速化が進む過程において、内部処理の処
理速度およびメモリの読出し速度等に対して、更に高速
化が要求されている。また、そのような高速化に伴な
い、ＣＭＯＳ半導体集積回路の処理速度の実力値を正確
に計測する方法が求められている。
【０００５】しかしながら、従来のＣＭＯＳ半導体集積
回路のテスト方法のように、リアルタイムで出力端子に
おける出力データの状態を比較するテスト方法による場
合には、通常のＣＭＯＳ半導体集積回路の出力バッファ
の能力に比較して、ＣＭＯＳ半導体集積回路テスト・シ
ステムの測定ピンの負荷が大きいために、出力データの
出力波形が積分される状態となり、ＣＭＯＳ半導体集積
回路の処理スピードの実力値を正確に計測することが困
難であるという欠点がある。
回路のテスト方法のように、リアルタイムで出力端子に
おける出力データの状態を比較するテスト方法による場
合には、通常のＣＭＯＳ半導体集積回路の出力バッファ
の能力に比較して、ＣＭＯＳ半導体集積回路テスト・シ
ステムの測定ピンの負荷が大きいために、出力データの
出力波形が積分される状態となり、ＣＭＯＳ半導体集積
回路の処理スピードの実力値を正確に計測することが困
難であるという欠点がある。
【０００６】また、上記の積分による影響を少なくする
ために、ＣＭＯＳ半導体集積回路テスト・システムの測
定ピンの負荷を低減する対策が行われるが、当該ＣＭＯ
Ｓ半導体集積回路テスト・システムの汎用性を考慮した
場合には、当該テスト・システム側の負荷を低減するこ
と自体が困難であり、ＣＭＯＳ半導体集積回路の処理ス
ピードの実力値を正確に計測するための対応策にはなり
得ないという欠点がある。
ために、ＣＭＯＳ半導体集積回路テスト・システムの測
定ピンの負荷を低減する対策が行われるが、当該ＣＭＯ
Ｓ半導体集積回路テスト・システムの汎用性を考慮した
場合には、当該テスト・システム側の負荷を低減するこ
と自体が困難であり、ＣＭＯＳ半導体集積回路の処理ス
ピードの実力値を正確に計測するための対応策にはなり
得ないという欠点がある。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
は、内蔵される機能回路の処理速度およびメモリ読出し
時間等を含む回路情報を計測するためのテスト出力回路
として、前記回路情報に対応するデータ出力信号Ａを、
テストレートに同期したクロック信号を介して取込み、
データ信号Ｂを出力するレジスタと、前記データ出力信
号Ａと前記レジスタより出力されるデータ信号Ｂとの一
致／不一致を判定して、所定の検出信号Ｃを外部に出力
する一致検出回路とを少なくとも備え、前記回路情報の
テスト方法として、テストモード時においては、前記テ
ストレートに対応する前記クロック信号の立上がり時間
Ｔを任意に設定し、前記立上がり時間Ｔに対応して前記
検出信号Ｃによる一致／不一致の判定を行うテスト手順
を繰返して実行することにより、前記回路情報を計測す
ることを特徴としている。
は、内蔵される機能回路の処理速度およびメモリ読出し
時間等を含む回路情報を計測するためのテスト出力回路
として、前記回路情報に対応するデータ出力信号Ａを、
テストレートに同期したクロック信号を介して取込み、
データ信号Ｂを出力するレジスタと、前記データ出力信
号Ａと前記レジスタより出力されるデータ信号Ｂとの一
致／不一致を判定して、所定の検出信号Ｃを外部に出力
する一致検出回路とを少なくとも備え、前記回路情報の
テスト方法として、テストモード時においては、前記テ
ストレートに対応する前記クロック信号の立上がり時間
Ｔを任意に設定し、前記立上がり時間Ｔに対応して前記
検出信号Ｃによる一致／不一致の判定を行うテスト手順
を繰返して実行することにより、前記回路情報を計測す
ることを特徴としている。
【０００８】なお、前記レジスタは、ＣＫ端子に入力さ
れる前記クロック信号を介して、Ｄ端子に入力される前
記データ出力信号Ａを取込み、Ｑ端子より前記データ信
号Ｂを出力するデータ・フリップフロップにより形成し
てもよく、また、前記レジスタは、テストモード時にお
いて、Ｐ端子にテストモード信号を受けてプリセットが
解除され、ＣＫ端子に入力される前記クロック信号を介
して、Ｄ端子に入力される前記データ出力信号Ａを取込
み、Ｑ端子より前記データ信号Ｂを出力するプリセット
付データ・フリップフロップにより形成してもよい。
れる前記クロック信号を介して、Ｄ端子に入力される前
記データ出力信号Ａを取込み、Ｑ端子より前記データ信
号Ｂを出力するデータ・フリップフロップにより形成し
てもよく、また、前記レジスタは、テストモード時にお
いて、Ｐ端子にテストモード信号を受けてプリセットが
解除され、ＣＫ端子に入力される前記クロック信号を介
して、Ｄ端子に入力される前記データ出力信号Ａを取込
み、Ｑ端子より前記データ信号Ｂを出力するプリセット
付データ・フリップフロップにより形成してもよい。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の第１の実施例のテスト用出
力回路を示すブロック図であり、図２（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）および（ｇ）は、本実
施例のテスト用出力回路の動作を示すタイミング図であ
る。
力回路を示すブロック図であり、図２（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）および（ｇ）は、本実
施例のテスト用出力回路の動作を示すタイミング図であ
る。
【００１１】図１に示されるように、本実施例は、テス
ト用出力回路として、テストレートに同期したクロック
信号１０２が入力される入力端子５１と、データ出力信
号１０１が外部に出力される出力端子５２と、テスト用
の検出信号１０４が出力される出力端子５３とに対応し
て、データ・フリップフロップ１と、ＥＸＮＯＲ回路３
を含む一致検出回路２と、出力端子５２に介在する抵抗
５およびコンデンサ６を含む負荷４と、出力端子５３に
介在する抵抗７およびコンデンサ８を含む負荷７とを備
えて構成される。
ト用出力回路として、テストレートに同期したクロック
信号１０２が入力される入力端子５１と、データ出力信
号１０１が外部に出力される出力端子５２と、テスト用
の検出信号１０４が出力される出力端子５３とに対応し
て、データ・フリップフロップ１と、ＥＸＮＯＲ回路３
を含む一致検出回路２と、出力端子５２に介在する抵抗
５およびコンデンサ６を含む負荷４と、出力端子５３に
介在する抵抗７およびコンデンサ８を含む負荷７とを備
えて構成される。
【００１２】本実施例の前述の従来例との相違点は、Ｃ
ＭＯＳ半導体集積回路テスト・システムのテストレート
に同期したクロック信号１０２を入力するための入力端
子５１と、テスト対象の内部回路（図示されない）より
出力され、出力端子５２より外部に出力されるデータ出
力信号１０１を、クロック信号１０２を介してデータ入
力とするデータ・フリップフロップ１と、このデータ・
フリップフロップ１のＱ端子より出力されるデータ信号
１０３と、データ出力信号１０１との一致判定を行う一
致検出回路２が設けられていることである。
ＭＯＳ半導体集積回路テスト・システムのテストレート
に同期したクロック信号１０２を入力するための入力端
子５１と、テスト対象の内部回路（図示されない）より
出力され、出力端子５２より外部に出力されるデータ出
力信号１０１を、クロック信号１０２を介してデータ入
力とするデータ・フリップフロップ１と、このデータ・
フリップフロップ１のＱ端子より出力されるデータ信号
１０３と、データ出力信号１０１との一致判定を行う一
致検出回路２が設けられていることである。
【００１３】以下に、図１および図２（ａ）〜（ｇ）を
参照して、ＣＭＯＳ半導体集積回路テスト・システムを
介して、当該ＣＭＯＳ半導体集積回路をテストする場合
について説明する。
参照して、ＣＭＯＳ半導体集積回路テスト・システムを
介して、当該ＣＭＯＳ半導体集積回路をテストする場合
について説明する。
【００１４】先ず、所定のテストレートごとに内部回路
より出力されてくる出力データ１０１（図２（ｂ）参
照）は、入力端子５１より入力される、テストレートに
同期したクロック信号１０２（図２（ｄ）参照）を介し
てデータ・フリップフロップ１に取込まれる。このデー
タ・フリップフロップ１のＱ端子よりはデータ信号１０
３（図２（ｅ）参照）が出力され、ＥＸＮＯＲ回路３を
含む一致検出回路２に入力されて、データ出力信号１０
１との一致の有無が検出される。この一致検出回路２に
おける一致判定結果として出力される検出信号１０４
は、データ出力信号１０１とデータ信号１０３が一致す
る時には“Ｈ”レべルが出力され、また不一致の場合に
は“Ｌ”レベルが出力される。この“Ｈ”レべルまたは
“Ｌ”レベルの検出信号１０４は、出力端子５３を介し
て測定ピンに対応する負荷７に入力され、負荷７におけ
る実質的な測定点となる節点Ｘにおける出力信号（図２
（ｆ）参照）が、外部において、テストストローブ（図
２（ｇ）参照）のタイミングで電子計算機上のデータ出
力信号と比較されて、データ出力信号１０１の正／誤が
判定される。
より出力されてくる出力データ１０１（図２（ｂ）参
照）は、入力端子５１より入力される、テストレートに
同期したクロック信号１０２（図２（ｄ）参照）を介し
てデータ・フリップフロップ１に取込まれる。このデー
タ・フリップフロップ１のＱ端子よりはデータ信号１０
３（図２（ｅ）参照）が出力され、ＥＸＮＯＲ回路３を
含む一致検出回路２に入力されて、データ出力信号１０
１との一致の有無が検出される。この一致検出回路２に
おける一致判定結果として出力される検出信号１０４
は、データ出力信号１０１とデータ信号１０３が一致す
る時には“Ｈ”レべルが出力され、また不一致の場合に
は“Ｌ”レベルが出力される。この“Ｈ”レべルまたは
“Ｌ”レベルの検出信号１０４は、出力端子５３を介し
て測定ピンに対応する負荷７に入力され、負荷７におけ
る実質的な測定点となる節点Ｘにおける出力信号（図２
（ｆ）参照）が、外部において、テストストローブ（図
２（ｇ）参照）のタイミングで電子計算機上のデータ出
力信号と比較されて、データ出力信号１０１の正／誤が
判定される。
【００１５】上記のテスト動作の過程において、テスト
レートの開始時点からテストレートに同期するクロック
信号１０２の立上がりまでの時間Ｔ1 （図２（ａ）およ
び（ｄ）参照）よりも、データ出力信号１０１が立上っ
て出力される時間Ｔd1の方が小さい場合には、データ出
力信号１０１とデータ信号１０３とは、明らかに一致す
るものと判定されて、検出信号１０４としては“Ｈ”レ
ベルが出力され、逆に時間Ｔ1 よりも時間Ｔd1の方が大
きい場合には、不一致であるものと判定されて、検出信
号としては“Ｌ”レベルが出力される。従って、Ｔ1 の
値を任意に設定して、上記の動作を繰返して行い、テス
トのパスおよびフェイルの限界を求めることにより、デ
ータ出力信号１０１が立上がって出力されるまでの時間
Ｔd1の値を、当該ＣＭＯＳ半導体集積回路テスト・シス
テムによる測定ピンの負荷７の影響を受けることなく正
確に計測することができる。
レートの開始時点からテストレートに同期するクロック
信号１０２の立上がりまでの時間Ｔ1 （図２（ａ）およ
び（ｄ）参照）よりも、データ出力信号１０１が立上っ
て出力される時間Ｔd1の方が小さい場合には、データ出
力信号１０１とデータ信号１０３とは、明らかに一致す
るものと判定されて、検出信号１０４としては“Ｈ”レ
ベルが出力され、逆に時間Ｔ1 よりも時間Ｔd1の方が大
きい場合には、不一致であるものと判定されて、検出信
号としては“Ｌ”レベルが出力される。従って、Ｔ1 の
値を任意に設定して、上記の動作を繰返して行い、テス
トのパスおよびフェイルの限界を求めることにより、デ
ータ出力信号１０１が立上がって出力されるまでの時間
Ｔd1の値を、当該ＣＭＯＳ半導体集積回路テスト・シス
テムによる測定ピンの負荷７の影響を受けることなく正
確に計測することができる。
【００１６】次に、図３は本発明の第２の実施例のテス
ト用出力回路を示すブロック図であり、図４（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）および（ｇ）
は、本実施例のテスト用出力回路の動作を示すタイミン
グ図である。
ト用出力回路を示すブロック図であり、図４（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）および（ｇ）
は、本実施例のテスト用出力回路の動作を示すタイミン
グ図である。
【００１７】図３に示されるように、本実施例は、テス
ト用出力回路として、テストレートに同期したクロック
信号１０２が入力される入力端子５４と、テスト用の検
出信号１０４が出力される出力端子５５に対応して、プ
リセット付データ・フリップフロップ１０と、インバー
タ１１と、ＥＸＮＯＲ回路１３を含む一致検出回路１２
と、出力端子５５に介在する抵抗１５およびコンデンサ
１６を含む負荷１４とを備えて構成される。
ト用出力回路として、テストレートに同期したクロック
信号１０２が入力される入力端子５４と、テスト用の検
出信号１０４が出力される出力端子５５に対応して、プ
リセット付データ・フリップフロップ１０と、インバー
タ１１と、ＥＸＮＯＲ回路１３を含む一致検出回路１２
と、出力端子５５に介在する抵抗１５およびコンデンサ
１６を含む負荷１４とを備えて構成される。
【００１８】本実施例の前述の従来例との相違点は、Ｃ
ＭＯＳ半導体集積回路テスト・システムのテストレート
に同期したクロック信号１０２を入力するための入力端
子５１と、テスト対象の内部回路（図示されない）より
出力されるデータ出力信号１０１を、クロック信号１０
２を介してデータ入力とするプリセット付データ・フリ
ップフロップ１０と、このプリセット付データ・フリッ
プフロップ１０のＱ端子より出力されるデータ信号１０
６と、データ出力信号１０１との一致判定を行う一致検
出回路１２が設けられていることである。
ＭＯＳ半導体集積回路テスト・システムのテストレート
に同期したクロック信号１０２を入力するための入力端
子５１と、テスト対象の内部回路（図示されない）より
出力されるデータ出力信号１０１を、クロック信号１０
２を介してデータ入力とするプリセット付データ・フリ
ップフロップ１０と、このプリセット付データ・フリッ
プフロップ１０のＱ端子より出力されるデータ信号１０
６と、データ出力信号１０１との一致判定を行う一致検
出回路１２が設けられていることである。
【００１９】以下に、図３および図４（ａ）〜（ｇ）を
参照して、ＣＭＯＳ半導体集積回路テスト・システムを
介して、当該ＣＭＯＳ半導体集積回路をテストする場合
について説明する。
参照して、ＣＭＯＳ半導体集積回路テスト・システムを
介して、当該ＣＭＯＳ半導体集積回路をテストする場合
について説明する。
【００２０】通常動作時においては、テストモード信号
１０５はＧＮＤレベルとなっており、プリセット付デー
タ・フリップフロップ１０のＰ端子には“Ｌ”レベルが
入力されて、このテストモード信号１０５（図４（ａ）
参照）を受けて当該プリセット付データ・フリップフロ
ップ１０はプリセットされる。従って、この場合には、
出力端子５５には、一致検出回路１３を介して出力デー
タ信号１０１（図４（ｃ）参照）の正相信号が出力され
る状態となる。また、テストモード時においては、テス
トモード信号１０５（図４（ａ）参照）は“Ｈ”レベル
として入力され、これにより、プリセット付データ・フ
リップフロップ１０のＤ端子に入力されるデータ出力信
号１０１は、入力端子５４より入力されるテストレート
（図４（ｂ）参照）に同期したクロック信号１０２（図
４（ｄ）参照）を介して、当該プリセット付データ・フ
リップフロップ１０に取込まれる。そして、Ｑ端子より
出力されるデータ信号１０６（図４（ｅ）参照）は、一
致検出回路１２に入力される。このデータ信号１０６は
ＥＸＮＯＲ回路１３を含む一致検出回路１２に入力され
て、データ出力信号１０１との一致の有無が検出され
る。この一致検出回路１２より出力される検出信号１０
４としては、前述の第１の実施例の場合と同様に、デー
タ出力信号１０１とデータ信号１０６が一致する時には
“Ｈ”レべルが出力され、不一致の場合には“Ｌ”レベ
ルが出力される。この検出信号１０４は、出力端子５５
を介して測定ピンに対応する負荷１４に入力され、負荷
１４における実質的な測定点となる節点Ｓにおける出力
信号（図４（ｆ）参照）が、外部において、テストスト
ローブ（図４（ｇ）参照）のタイミングで電子計算機上
のデータ出力信号と比較されて、データ出力信号１０１
の正／誤が判定される。
１０５はＧＮＤレベルとなっており、プリセット付デー
タ・フリップフロップ１０のＰ端子には“Ｌ”レベルが
入力されて、このテストモード信号１０５（図４（ａ）
参照）を受けて当該プリセット付データ・フリップフロ
ップ１０はプリセットされる。従って、この場合には、
出力端子５５には、一致検出回路１３を介して出力デー
タ信号１０１（図４（ｃ）参照）の正相信号が出力され
る状態となる。また、テストモード時においては、テス
トモード信号１０５（図４（ａ）参照）は“Ｈ”レベル
として入力され、これにより、プリセット付データ・フ
リップフロップ１０のＤ端子に入力されるデータ出力信
号１０１は、入力端子５４より入力されるテストレート
（図４（ｂ）参照）に同期したクロック信号１０２（図
４（ｄ）参照）を介して、当該プリセット付データ・フ
リップフロップ１０に取込まれる。そして、Ｑ端子より
出力されるデータ信号１０６（図４（ｅ）参照）は、一
致検出回路１２に入力される。このデータ信号１０６は
ＥＸＮＯＲ回路１３を含む一致検出回路１２に入力され
て、データ出力信号１０１との一致の有無が検出され
る。この一致検出回路１２より出力される検出信号１０
４としては、前述の第１の実施例の場合と同様に、デー
タ出力信号１０１とデータ信号１０６が一致する時には
“Ｈ”レべルが出力され、不一致の場合には“Ｌ”レベ
ルが出力される。この検出信号１０４は、出力端子５５
を介して測定ピンに対応する負荷１４に入力され、負荷
１４における実質的な測定点となる節点Ｓにおける出力
信号（図４（ｆ）参照）が、外部において、テストスト
ローブ（図４（ｇ）参照）のタイミングで電子計算機上
のデータ出力信号と比較されて、データ出力信号１０１
の正／誤が判定される。
【００２１】この場合においても第１の実施例の場合と
同様に、上記のテスト動作の過程において、テストレー
トの開始時点からテストレートに同期するクロック信号
１０２の立上がりまでの時間Ｔ2 （図４（ｄ）参照）よ
りも、データ出力信号１０１が立上り出力される時間Ｔ
d2（図４（ｃ）参照）の方が小さい場合には、一致判定
されて検出信号としては“Ｌ”レベルが出力されるが、
逆に時間Ｔ2 よりも時間Ｔd2の方が大きい場合には、不
一致判定されて、検出信号としては“Ｌ”レベルが出力
される。従って、Ｔ2 の値を任意に設定して、上記の動
作を繰返して行い、テストのパスおよびフェイルの限界
を求めることにより、データ出力信号１０１が立上がっ
て出力されるまでの時間Ｔd2の値を、当該ＣＭＯＳ半導
体集積回路テスト・システムによる測定ピンの負荷１４
の影響を受けることなく正確に計測することができる。
同様に、上記のテスト動作の過程において、テストレー
トの開始時点からテストレートに同期するクロック信号
１０２の立上がりまでの時間Ｔ2 （図４（ｄ）参照）よ
りも、データ出力信号１０１が立上り出力される時間Ｔ
d2（図４（ｃ）参照）の方が小さい場合には、一致判定
されて検出信号としては“Ｌ”レベルが出力されるが、
逆に時間Ｔ2 よりも時間Ｔd2の方が大きい場合には、不
一致判定されて、検出信号としては“Ｌ”レベルが出力
される。従って、Ｔ2 の値を任意に設定して、上記の動
作を繰返して行い、テストのパスおよびフェイルの限界
を求めることにより、データ出力信号１０１が立上がっ
て出力されるまでの時間Ｔd2の値を、当該ＣＭＯＳ半導
体集積回路テスト・システムによる測定ピンの負荷１４
の影響を受けることなく正確に計測することができる。
【００２２】
【発明の効果】以上説明したように、本発明は、テスト
用出力回路として、テストレートに同期したクロック信
号１０２を介してテスト対象のデータ出力信号を取込む
フリップフロップと、前記フリップフロップより出力さ
れるデータ信号と前記データ出力信号との一致判定を行
う一致検出回路とを備え、当該一致検出回路より出力さ
れる検出信号を介して前記データ出力信号の正／誤を判
定することにより、テスト・システムにおける測定ピン
に起因する負荷に影響されることなく、内蔵される回路
機能における処理速度およびメモリ読出し時間等を正確
に計測することができるという効果がある。
用出力回路として、テストレートに同期したクロック信
号１０２を介してテスト対象のデータ出力信号を取込む
フリップフロップと、前記フリップフロップより出力さ
れるデータ信号と前記データ出力信号との一致判定を行
う一致検出回路とを備え、当該一致検出回路より出力さ
れる検出信号を介して前記データ出力信号の正／誤を判
定することにより、テスト・システムにおける測定ピン
に起因する負荷に影響されることなく、内蔵される回路
機能における処理速度およびメモリ読出し時間等を正確
に計測することができるという効果がある。
【図１】本発明の第１の実施例のテスト用出力回路を示
す回路図である。
す回路図である。
【図２】第１の実施例の動作を示すタイミング図であ
る。
る。
【図３】本発明の第２の実施例のテスト用出力回路を示
す回路図である。
す回路図である。
【図４】第２の実施例の動作を示すタイミング図であ
る。
る。
【図５】従来例のテスト用出力回路を示す回路図であ
る。
る。
【図６】従来例の動作を示すタイミング図である。
１ データ・フリップフロップ ２、１２ 一致検出回路 ３、１３ ＥＸＮＯＲ回路 ４、７、１４、１９ 負荷 ５、８、１５、２０ 抵抗 ６、９、１６、２１ コンデンサ １０ プリセット付データ・フリップフロップ １１、１７、１８ インバータ
Claims (3)
- 【請求項１】 内蔵される機能回路の処理速度およびメ
モリ読出し時間等を含む回路情報を計測するためのテス
ト出力回路として、 前記回路情報に対応するデータ出力信号Ａを、テストレ
ートに同期したクロック信号を介して取込み、データ信
号Ｂを出力するレジスタと、 前記データ出力信号Ａと前記レジスタより出力されるデ
ータ信号Ｂとの一致／不一致を判定して、所定の検出信
号Ｃを外部に出力する一致検出回路と、 を少なくとも備え、前記回路情報のテスト方法として、
テストモード時においては、前記テストレートに対応す
る前記クロック信号の立上がり時間Ｔを任意に設定し、
前記立上がり時間Ｔに対応して前記検出信号Ｃによる一
致／不一致の判定を行うテスト手順を繰返して実行する
ことにより、前記回路情報を計測することを特徴とする
半導体集積回路。 - 【請求項２】 前記レジスタが、ＣＫ端子に入力される
前記クロック信号を介して、Ｄ端子に入力される前記デ
ータ出力信号Ａを取込み、Ｑ端子より前記データ信号Ｂ
を出力するデータ・フリップフロップにより形成される
請求項１記載の半導体集積回路。 - 【請求項３】 前記レジスタが、テストモード時におい
て、Ｐ端子にテストモード信号を受けてプリセットが解
除され、ＣＫ端子に入力される前記クロック信号を介し
て、Ｄ端子に入力される前記データ出力信号Ａを取込
み、Ｑ端子より前記データ信号Ｂを出力するプリセット
付データ・フリップフロップにより形成される請求項１
記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4235769A JPH0682526A (ja) | 1992-09-03 | 1992-09-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4235769A JPH0682526A (ja) | 1992-09-03 | 1992-09-03 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0682526A true JPH0682526A (ja) | 1994-03-22 |
Family
ID=16990970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4235769A Withdrawn JPH0682526A (ja) | 1992-09-03 | 1992-09-03 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682526A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2006075374A1 (ja) * | 2005-01-13 | 2008-06-12 | 株式会社日立超エル・エス・アイ・システムズ | 半導体装置及びそのテスト方法 |
-
1992
- 1992-09-03 JP JP4235769A patent/JPH0682526A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2006075374A1 (ja) * | 2005-01-13 | 2008-06-12 | 株式会社日立超エル・エス・アイ・システムズ | 半導体装置及びそのテスト方法 |
| JP4685036B2 (ja) * | 2005-01-13 | 2011-05-18 | 株式会社日立超エル・エス・アイ・システムズ | 半導体装置及びそのテスト方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |