JPH0682681B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0682681B2 JPH0682681B2 JP59251376A JP25137684A JPH0682681B2 JP H0682681 B2 JPH0682681 B2 JP H0682681B2 JP 59251376 A JP59251376 A JP 59251376A JP 25137684 A JP25137684 A JP 25137684A JP H0682681 B2 JPH0682681 B2 JP H0682681B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- impurity diffusion
- diffusion region
- electrodes
- silicon substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
- H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
- H10D64/0113—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors the conductive layers comprising highly doped semiconductor materials, e.g. polysilicon layers or amorphous silicon layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/0698—Local interconnections
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体装置、特に高集積化、高速化に好適な
絶縁ゲート型電界効果トランジスタ（MOSFET）を有する
半導体装置に関する。
絶縁ゲート型電界効果トランジスタ（MOSFET）を有する
半導体装置に関する。
近年、絶縁ゲート型電界効果トランジスタすなわちMOSL
SIの高集積化、高速化の要求に伴い、メモリセル面積の
縮少化、浅接合化、拡散抵抗の低減などが必要とされ
る。これに伴い、拡散層の抵抗や電極のコンタクト抵抗
を低減する必要が生じている。第２図（ａ）はメモリセ
ル構成の一例を示す。本メモリセルの面積縮少化の１つ
としてＡ点で示したいくつかの接続を１個所で行なう方
式がある。第２図（ｂ）はこのような方式の従来構造を
示す。トランジスタ１のソース領域11にトランジスタ４
のゲートへの配線多結晶シリコン30、抵抗への配線多結
晶シリコン33及びソース領域11でトランジスタ３のドレ
インにつながつた拡散層が接続している。本構造では配
線間すなわち、多結晶シリコン30と拡散層11のコンタク
ト抵抗、多結晶シリコン33と拡散層11のコンタクト抵抗
及び多結晶シリコン30と33のコンタクト抵抗が並列につ
ながつたものであるが、多結晶シリコン30と33の間の抵
抗が高いという欠点がある。
SIの高集積化、高速化の要求に伴い、メモリセル面積の
縮少化、浅接合化、拡散抵抗の低減などが必要とされ
る。これに伴い、拡散層の抵抗や電極のコンタクト抵抗
を低減する必要が生じている。第２図（ａ）はメモリセ
ル構成の一例を示す。本メモリセルの面積縮少化の１つ
としてＡ点で示したいくつかの接続を１個所で行なう方
式がある。第２図（ｂ）はこのような方式の従来構造を
示す。トランジスタ１のソース領域11にトランジスタ４
のゲートへの配線多結晶シリコン30、抵抗への配線多結
晶シリコン33及びソース領域11でトランジスタ３のドレ
インにつながつた拡散層が接続している。本構造では配
線間すなわち、多結晶シリコン30と拡散層11のコンタク
ト抵抗、多結晶シリコン33と拡散層11のコンタクト抵抗
及び多結晶シリコン30と33のコンタクト抵抗が並列につ
ながつたものであるが、多結晶シリコン30と33の間の抵
抗が高いという欠点がある。
本発明の目的はコンタクト抵抗及び拡散層の抵抗が高い
という上記従来技術の欠点を除去した高性能、高速の半
導体装置を提供することにある。
という上記従来技術の欠点を除去した高性能、高速の半
導体装置を提供することにある。
かかる目的を達成する本発明の特徴とするところは２個
の配線が各々拡散層と接する領域にシリサイド層を設け
て各々の配線と拡散層のコンタクト抵抗を下げると共
に、両配線を結ぶ如く上記シリサイド層を設けることに
より、両配線間の抵抗を下げるようにしたものである。
の配線が各々拡散層と接する領域にシリサイド層を設け
て各々の配線と拡散層のコンタクト抵抗を下げると共
に、両配線を結ぶ如く上記シリサイド層を設けることに
より、両配線間の抵抗を下げるようにしたものである。
以下、図面を用いて本発明の一実施例を説明する。第１
図は本発明の一実施例におけるMOSLSIの製造方法を示し
たものである。まず、第１図（ａ）に示す如くＰ型単結
晶シリコン10の一主面に素子間分離用の厚い酸化膜（Si
O2）21を選択酸化（LOCOS）法により形成した後、ゲー
ト酸化膜となる薄いSiO2膜20を形成する。次いで第１図
（ｂ）に示す如くゲート酸化膜上の一部をコンタクト用
窓22としてホトエツチング技術によりエツチング除去す
る。その後第１図（ｃ）に示す如くモリブデン（Mo）膜
23を真空スパツタ技術により厚さ500Åで全面に被着せ
しめる。次いで1000℃、30分の熱処理を施し、モリブデ
ン膜23と直接接しているシリコン（コンタクト用窓領域
22）の表面を合金化せしめるMoシリサイド層24を選択的
に形成する。これらMoシリサイド層は、SiO2膜20,21上
には形成されないので、モリブデン膜23がそのまま残
る。次に第１図（ｄ）に示す如く王水によつてSiO2膜2
0,21上に残つているモリブデン膜23を選択的にエツチン
グ除去しコンタクト用窓22の領域内をMoシリサイド化す
る。次いで第１図（ｅ）に示す如く多結晶シリコン膜30
をCVD法により被着させた後、多結晶シリコン膜30内に
りん（（Ｐ）を熱拡散する。その後第１図（ｆ）に示す
如くホトリソグラフィー技術と多結晶シリコンのドライ
エツチング技術により、所望の寸法に加工したゲート電
極31,32及び配線30を形成する。この時回路上ゲート電
極32と配線30は平面的に連結された状態になつている。
次いで第１図（ｇ）に示す如く全面にひ素（As）のイオ
ンビームを照射してn+層からなるソース、ドレイン領域
11,12を形成する。その後第１図（ｈ）に示す如く酸化
膜（SiO2）25をCVD法により全面に被着せしめる。次い
で第１図（ｉ）に示す如く酸化膜25をホトエツチング技
術を用いてエツチング除去する。その後第１図（ｊ）に
示す如く多結晶シリコン膜33をCVD法により被着させ、
さらにひ素（As）のイオンビームを照射した後、熱処理
を施こす。次いで第１図（ｋ）に示す如くMoシリサイド
層24の領域上とそれにつなげる配線に用いる多結晶シリ
コン33を残して他の領域をホトリソグラフィー技術と多
結晶シリコンのドライエツチング技術を用いて除去す
る。
図は本発明の一実施例におけるMOSLSIの製造方法を示し
たものである。まず、第１図（ａ）に示す如くＰ型単結
晶シリコン10の一主面に素子間分離用の厚い酸化膜（Si
O2）21を選択酸化（LOCOS）法により形成した後、ゲー
ト酸化膜となる薄いSiO2膜20を形成する。次いで第１図
（ｂ）に示す如くゲート酸化膜上の一部をコンタクト用
窓22としてホトエツチング技術によりエツチング除去す
る。その後第１図（ｃ）に示す如くモリブデン（Mo）膜
23を真空スパツタ技術により厚さ500Åで全面に被着せ
しめる。次いで1000℃、30分の熱処理を施し、モリブデ
ン膜23と直接接しているシリコン（コンタクト用窓領域
22）の表面を合金化せしめるMoシリサイド層24を選択的
に形成する。これらMoシリサイド層は、SiO2膜20,21上
には形成されないので、モリブデン膜23がそのまま残
る。次に第１図（ｄ）に示す如く王水によつてSiO2膜2
0,21上に残つているモリブデン膜23を選択的にエツチン
グ除去しコンタクト用窓22の領域内をMoシリサイド化す
る。次いで第１図（ｅ）に示す如く多結晶シリコン膜30
をCVD法により被着させた後、多結晶シリコン膜30内に
りん（（Ｐ）を熱拡散する。その後第１図（ｆ）に示す
如くホトリソグラフィー技術と多結晶シリコンのドライ
エツチング技術により、所望の寸法に加工したゲート電
極31,32及び配線30を形成する。この時回路上ゲート電
極32と配線30は平面的に連結された状態になつている。
次いで第１図（ｇ）に示す如く全面にひ素（As）のイオ
ンビームを照射してn+層からなるソース、ドレイン領域
11,12を形成する。その後第１図（ｈ）に示す如く酸化
膜（SiO2）25をCVD法により全面に被着せしめる。次い
で第１図（ｉ）に示す如く酸化膜25をホトエツチング技
術を用いてエツチング除去する。その後第１図（ｊ）に
示す如く多結晶シリコン膜33をCVD法により被着させ、
さらにひ素（As）のイオンビームを照射した後、熱処理
を施こす。次いで第１図（ｋ）に示す如くMoシリサイド
層24の領域上とそれにつなげる配線に用いる多結晶シリ
コン33を残して他の領域をホトリソグラフィー技術と多
結晶シリコンのドライエツチング技術を用いて除去す
る。
以上説明したように本発明を用いれば、シリコン基板と
多結晶シリコン30,33の間にMoシリサイド層24が入るこ
とにより多結晶シリコン30,33とシリコン基板とのコン
タクト抵抗が小さくかつ、多結晶シリコン30と33を結ぶ
如くシリサイド層24が形成されているので、30,33間の
配線抵抗が小さく回路の特性が改善される。さらに、シ
リコン基板と多結晶シリコンのコンタクトの再現性も良
好になる。またMOSFETの拡散層も一部シリサイド化され
ることから、拡散層の横方向の抵抗も低減でき、MOSFET
のfmも改善できる利点を有する。さらに、Moシリサイド
層がドライエツチングのストツパーの役目をはたすこと
により、コンタクト用窓の領域のシリコン基板のオーバ
ーエツチングを押えることができる。従つてシリコン基
板がエツチングされることに起因する素子特性のばらつ
きを少なくすることができる利点も有する。
多結晶シリコン30,33の間にMoシリサイド層24が入るこ
とにより多結晶シリコン30,33とシリコン基板とのコン
タクト抵抗が小さくかつ、多結晶シリコン30と33を結ぶ
如くシリサイド層24が形成されているので、30,33間の
配線抵抗が小さく回路の特性が改善される。さらに、シ
リコン基板と多結晶シリコンのコンタクトの再現性も良
好になる。またMOSFETの拡散層も一部シリサイド化され
ることから、拡散層の横方向の抵抗も低減でき、MOSFET
のfmも改善できる利点を有する。さらに、Moシリサイド
層がドライエツチングのストツパーの役目をはたすこと
により、コンタクト用窓の領域のシリコン基板のオーバ
ーエツチングを押えることができる。従つてシリコン基
板がエツチングされることに起因する素子特性のばらつ
きを少なくすることができる利点も有する。
以上、本発明を例示したが、上述の例は本発明の技術的
思想に基づいて更に変形が可能である。シリサイド化の
ための金属は、Mo以外のもの例えばタングステン
（Ｗ）、チタン（Ti）タンタル（Ta）などの高融点金属
を使用しても同様の効果がある。製造プロセス面では、
打込みイオン種や熱処理条件等や工程順を変更すること
ができる。またゲートの多結晶シリコンは、金属シリサ
イドと多結晶シリコンの二重構造（ポリサイド構造）に
置き換えることも可能である。さらに第３図に示す如く
二層目の多結晶シリコン電極、配線をアルミニウムシリ
サイド電極、配線に置き換えても同様の効果が得られ
る。また上述の例ではMo膜を真空スパツタ法により全面
に被着しているが、金属膜（Mo,W,Ti,Ta等）を選択CVD
法によりシリコン基板上（SiO2の形成していない領域）
に形成する方法をとつても同様の効果が得られる。ま
た、シリサイド層の上にシリサイドと同じ金属層があつ
ても同様な効果が得られる。
思想に基づいて更に変形が可能である。シリサイド化の
ための金属は、Mo以外のもの例えばタングステン
（Ｗ）、チタン（Ti）タンタル（Ta）などの高融点金属
を使用しても同様の効果がある。製造プロセス面では、
打込みイオン種や熱処理条件等や工程順を変更すること
ができる。またゲートの多結晶シリコンは、金属シリサ
イドと多結晶シリコンの二重構造（ポリサイド構造）に
置き換えることも可能である。さらに第３図に示す如く
二層目の多結晶シリコン電極、配線をアルミニウムシリ
サイド電極、配線に置き換えても同様の効果が得られ
る。また上述の例ではMo膜を真空スパツタ法により全面
に被着しているが、金属膜（Mo,W,Ti,Ta等）を選択CVD
法によりシリコン基板上（SiO2の形成していない領域）
に形成する方法をとつても同様の効果が得られる。ま
た、シリサイド層の上にシリサイドと同じ金属層があつ
ても同様な効果が得られる。
本発明によれば、２個の配線の各々と拡散層のコンタク
ト抵抗を下げると共に、両配線間も低抵抗層で結ばれて
いるので両配線間の抵抗が小さいという効果がある。従
つて、デバイスの高速化が画れる。
ト抵抗を下げると共に、両配線間も低抵抗層で結ばれて
いるので両配線間の抵抗が小さいという効果がある。従
つて、デバイスの高速化が画れる。
【図面の簡単な説明】 第１図（ａ）ないし（ｋ）は、本発明による半導体装置
の製造方法の一実施例を示す工程図、第２図（ａ），
（ｂ）はそれぞれ従来の半導体装置の一例を示す回路
図、および構成図、第３図は本発明による半導体装置の
他の実施例を示す構成図である。 10……Ｐ型単結晶シリコン、11……ソース領域、12……
ドレイン領域、20……ゲート酸化膜、21……LOCOS酸化
膜、22……コンタクト用窓、23……Mo膜、24……Moシリ
サイド層、25……CVD酸化膜、30……多結晶シリコン
膜、31,32……多結晶シリコン層（ゲート電極）、33…
…多結晶シリコン層、61……アルミニウム電極、62……
パツシベーシヨン膜。
の製造方法の一実施例を示す工程図、第２図（ａ），
（ｂ）はそれぞれ従来の半導体装置の一例を示す回路
図、および構成図、第３図は本発明による半導体装置の
他の実施例を示す構成図である。 10……Ｐ型単結晶シリコン、11……ソース領域、12……
ドレイン領域、20……ゲート酸化膜、21……LOCOS酸化
膜、22……コンタクト用窓、23……Mo膜、24……Moシリ
サイド層、25……CVD酸化膜、30……多結晶シリコン
膜、31,32……多結晶シリコン層（ゲート電極）、33…
…多結晶シリコン層、61……アルミニウム電極、62……
パツシベーシヨン膜。
Claims (4)
- 【請求項１】シリコン基板の表面部に該基板と異なる導
電型の不純物拡散領域が形成され、該不純物拡散領域に
少なくとも２ケの電極が互いに隣接するように接続し、
かつ前記両電極の少なくとも一方が前記シリコン基板と
同一主成分の材料からなる半導体装置において、前記両
電極と前記不純物拡散領域との間に該両電極が結ぶ如く
シリサイド層が設けられていることを特徴とする半導体
装置。 - 【請求項２】前記不純物拡散領域は絶縁ゲート電界効果
トランジスタのソースまたはドレインであることを特徴
とする特許請求の範囲第１項記載の半導体装置。 - 【請求項３】シリコン基板に該シリコン基板と異なる導
電型の不純物拡散領域が形成され、該不純物拡散領域
に、互いに接する少なくとも２ケの電極が接続し、かつ
前記両電極の少なくとも一方が前記シリコン基板と同一
主成分の材料からなる半導体装置の製造方法において、
前記シリコン基板上に設けられた絶縁膜の一部に電極用
穴を形成することにより前記シリコン基板表面を露出さ
せる工程と、前記電極用穴にシリサイド層を形成する工
程と、前記電極用穴を覆う如く前記基板と同一主成分材
料の第１の電極用被膜を形成する工程と、該被膜を選択
的に除去して再度電極用穴の一部を露出せしめるととも
に前記電極用穴の他部に前記第１の電極用被膜を残存せ
しめる工程と、前記電極用穴を覆う如く第２の電極用被
膜を形成する工程と、少なくとも前記電極用穴の他部に
残存する如く前記第２の電極用被膜を選択的に除去する
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項４】前記不純物拡散領域は絶縁ゲート電界効果
トランジスタのソースまたはドレイン領域であることを
特徴とする特許請求の範囲第３項記載の半導体装置の製
造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59251376A JPH0682681B2 (ja) | 1984-11-28 | 1984-11-28 | 半導体装置およびその製造方法 |
| EP85113904A EP0183995B1 (en) | 1984-11-02 | 1985-10-31 | Semiconductor device having a polycrystalline silicon interconnection layer and method for its manufacture |
| DE8585113904T DE3572423D1 (en) | 1984-11-02 | 1985-10-31 | Semiconductor device having a polycrystalline silicon interconnection layer and method for its manufacture |
| US07/184,370 US4901134A (en) | 1984-11-02 | 1988-04-21 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59251376A JPH0682681B2 (ja) | 1984-11-28 | 1984-11-28 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61129863A JPS61129863A (ja) | 1986-06-17 |
| JPH0682681B2 true JPH0682681B2 (ja) | 1994-10-19 |
Family
ID=17221912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59251376A Expired - Lifetime JPH0682681B2 (ja) | 1984-11-02 | 1984-11-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682681B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112066A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Laminated capacitive element |
| JPS5821861A (ja) * | 1981-07-31 | 1983-02-08 | Toshiba Corp | 半導体記憶装置 |
| JPS5947767A (ja) * | 1982-09-10 | 1984-03-17 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｉｓ形半導体素子 |
-
1984
- 1984-11-28 JP JP59251376A patent/JPH0682681B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61129863A (ja) | 1986-06-17 |
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