JPH0576177B2 - - Google Patents

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JPH0576177B2
JPH0576177B2 JP57147055A JP14705582A JPH0576177B2 JP H0576177 B2 JPH0576177 B2 JP H0576177B2 JP 57147055 A JP57147055 A JP 57147055A JP 14705582 A JP14705582 A JP 14705582A JP H0576177 B2 JPH0576177 B2 JP H0576177B2
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Tokyo Shibaura Electric Co Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
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    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures

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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、MIS型半導体装置の製造方法の改良
に関する。
〔発明の技術的背景とその問題点〕
集積回路の製造においては、アドレス情報を記
憶セルに伝達するワード線を、MIS型トランジス
タのゲート電極と同一材料で形成することが行わ
れている。例えば、第１図に示す如く集積回路の
セルアレー１は基本的にはセル２、ワード線３及
びビツト線４から構成され、このうちワード線３
はトランスフアトランジスタと呼ばれるトランジ
スタのゲート電極に接続される。シリコンを半導
体基板とする集積回路ではゲート電極に多結晶シ
リコンが用いられる。したがつて、ワード線４も
多結晶シリコンで形成されることが多い。また、
半導体基板と逆導電型となるソースやドレイン等
の拡散層がビツト線３、電源線或いはアース線の
いずれかをなすこともある。
ところで、集積回路ではその応答速度の高速化
が極めて重要な項目であるが、近年配線抵抗によ
るデータ伝達の遅延（RC遅延）が上記高速化を
妨げる大きな要因となつている。すなわち、ワー
ド線をなす多結晶シリコンは電気伝導上半導体で
あり、電気抵抗が比較的高いものである。このた
め、多結晶シリコンの抵抗がワード線の信号伝達
の遅延の原因となり、これが集積回路の応答速度
を低下させる。また、ソースやドレイン等の拡散
層をビツト線、電源線或いはアース線として用い
る場合、拡散層が電気伝導上半導体であるため、
上記と同様の問題を招くことになる。
上記問題を解決する手法として、ゲート電極を
アルミニウムで形成することが考えられるが、こ
の場合アルミニウムの融点が660〔℃〕と低いた
め、拡散層形成のための熱アニール工程等にゲー
ト電極が耐えきれず、実用化することは困難であ
る。
〔発明の目的〕
本発明の目的は、多結晶シリコンゲート電極の
低抵抗化をはかり、集積回路の応答性の向上に寄
与し得る半導体装置の製造方法を提供することに
ある。
〔発明の概要〕 本発明の骨子は、多結晶シリコン等からなるゲ
ート電極膜上に低抵抗の金属膜をセルフアライン
で形成し、かつこの金属膜形成工程後において熱
アニール工程を不要とすることにある。
すなわち本発明は、MIS型半導体装置を製造す
るに際し、半導体基板上にゲート絶縁膜、ゲート
電極膜及び自己整合用被膜を順次積層形成したの
ち、上記ゲート電極膜及び自己整合用被膜をゲー
ト電極形状に加工し、次いで上記ゲート電極膜を
マスクとして半導体基板に該基板と逆導電型の不
純物をドーピングし、次いで全面に絶縁膜を形成
し、次いでこの絶縁膜の不要部分をエツチングし
て該絶縁膜を自己整合用被膜と略同じ高さに平坦
化し、次いで露出した上記自己整合用被膜を除去
し、しかるのち露出したゲート電極膜上に金属膜
を形成するようにした方法である。
また、本発明は前記金属膜を形成する前工程と
して、前記不純物がドーピングされた基板上にお
いて前記絶縁膜に開口を設けておき、この開口形
成により露出した基板上にも上記金属膜を形成す
るようにした方法である。
ここで、上記２つの方法において、金属膜の形
成工程として、全面に金属膜を形成したのち、こ
の金属膜上にレジスト膜を形成してその表面を平
坦化し、しかるのち金属膜及びレジスト膜の各エ
ツチング速度が略等しいエツチング条件下で、レ
ジスト膜及び金属膜を絶縁膜が露出するまで全面
エツチングすることを特徴としている。
〔発明の効果〕
本発明によれば、多結晶シリコン膜等からなる
ゲート電極膜を形成し、全ての高温熱処理を終え
た後、アルミニウム等の低抵抗金属膜をゲート電
極膜上に形成しているので、ゲート電極の抵抗を
十分に低くすることができ、かつ金属膜の熱溶融
を防止することができる。このため、ワード線を
ゲート電極と同一材料で形成する集積回路にあつ
てその応答性を飛躍的に向上させることができ
る。しかも、金属膜の形成に際しては、ゲート電
極膜の側部に該ゲート電極膜より膜厚の厚い絶縁
膜が存残しているので、金属膜をゲート電極膜上
にセルフアラインで形成することができる。これ
は集積回路の集積度向上に極めて有効である。ま
た、不純物がドーピングされた基板上の絶縁膜に
開口を設けることにより、ソース・ドレイン等の
拡散層上にも金属膜をセルフアラインで形成する
ことができる。このため、拡散層をビツト線、電
極線或いはアース線として用いる集積回路にあつ
ても、その応答性の向上をはかることができる。
〔発明の実施例〕
第２図ａ〜ｇは本発明の一実施例に係わる集積
回路製造工程を示す断面図である。なお、ここで
は１個のトランジスタ部を示している。まず、第
２図ａに示す如く比抵抗１０〔Ω−cm〕のＰ型
（100）シリコン基板（半導体基板）１１上に熱酸
化技術を用いて膜厚400〔Å〕のゲート酸化膜（ゲ
ート絶縁膜）１２を形成し、この上に気相成長技
術を用いて膜厚2000〔Å〕の多結晶シリコン膜
（ゲート電極膜）１３及び膜厚5000〔Å〕のシリコ
ン窒化膜（自己整合用被膜）１４を形成する。次
に、光露光技術とドライエツチング技術を用い、
シリコン窒化膜１４及び多結晶シリコン膜１３を
第２図ｂに示す如く選択エツチングしてゲート形
状に加工する。その後、イオン注入技術を用い、
シリコン窒化膜１４及び多結晶シリコン膜１３を
マスクとして基板１１に砒素（As）をイオン注
入し、ソース・ドレイン領域１５ａ，１５ｂを形
成する。
次に、気相成長技術を用い上記試料上の全面
に、第２図ｃに示す如くシリコン酸化膜（絶縁
膜）１６を7000〔Å〕の膜厚に形成し、さらにシ
リコン酸化膜１６上にレジスト膜１７を２〔μm〕
の膜厚にスピンコートし、その表面を平坦化す
る。なお、上記シリコン酸化膜１６を形成した状
態で、前記ソース・ドレイン領域１５ａ，１５ｂ
の活性化のために1000〔℃〕の高温熱処理が施さ
れる。次いで、CH4とH2との混合ガスを反応ガ
スとする反応性イオンエツチング技術を用い、第
２図ｄに示す如くシリコン窒化膜１４が露出する
までレジスト膜１７及びシリコン酸化膜１６を全
面エツチングする、続いて、リン酸を用い、第２
図ｅに示す如くシリコン窒化膜１４を除去する。
これにより、多結晶シリコン膜１３はその上面が
露出し、側部を該膜１３より厚いシリコン酸化膜
１６で囲まれることになる。
次に、蒸着技術を用い上記試料上の全面に第２
図ｆに示す膜厚5000〔Å〕のAl膜（金属膜）１８
を蒸着形成し、さらにこのAl膜１７上にレジス
ト膜１９を２〔μm〕の膜厚にスピンコートしその
平面を平坦化する。その後、CCl4を反応ガスト
する反応性イオンエツチング技術を用い、第２図
ｇに示す如くシリコン酸化膜１６が露出するまで
レジスト膜１９及びAl膜１８を全面エツチング
する。これにより、多結晶シリコン膜１３上にの
みAl膜１８が残存することになる。
かくして本実施例方法によれば、ゲート電極膜
である多結晶シリコン膜１３上に低抵抗のAl膜
１８をセルフアラインで形成することができる。
このため、ワード線をもなすゲート電極の抵抗を
大幅に低減することができ、集積回路の応答性向
上をはかり得る。なお、本発明者等の実験によれ
ば、Al膜１８の形成によりゲート電極の抵抗を
従来より１桁以上も低くすることができた。ま
た、Al膜１８の形成後にはイオン活性化等の高
温熱工程が不要であるため、Al膜１８が後続す
る工程により溶融する等の不都合もない。
第３図ａ〜ｅは他の実施例を示す工程断面図で
ある。なお、第２図ａ〜ｇと同一部分には同一符
号を付して、その詳しい説明は省略する。この実
施例が先に説明した実施例と異なる点は、前記ソ
ース・ドレイン領域１５ａ，１５ｂ上にも金属膜
を形成することにある。すなわち、前記第２図ｅ
に示す工程までは、先の実施例と同様であり、そ
の後光露光技術とドライエツチング技術とを用い
第３図ａに示す如くシリコン酸化膜１６に開口２
１ａ，２１ｂを設ける。次いで、先の実施例と同
様に第３図ｂに示す如くAl膜１８及びレジスト
膜１９を形成し、これらの膜１９，１８を全面エ
ツチングし、同図ｅに示す如く多結晶シリコン膜
１３及びソース・ドレイン領域１５ａ，１５ｂ上
にAl膜１８を選択的に残存せしめる。その後、
プラズマ成長技術を用い第３図ｄに示す如くシリ
コン酸化膜２２を形成し、続いて同図ｅに示す如
くコンタクトホール形成、Al配線膜２３の形成
を行うことによつて、MOSトランジスタが作製
されることになる。
かくして本実施例によれば、ゲート電極膜であ
る多結晶シリコン膜１３上にAl膜１８をセルフ
アラインで形成できると共に、ソース・ドレイン
領域１５ａ，，１５ｂ上にもAl膜１８をセルフア
ラインで形成することができる。
したがつて、先の実施例と同様な効果を奏する
のは勿論、拡散層をビツト線、電源線或いはアー
ス線として用いる集積回路にあつてもその応答性
の大幅な向上をはかり得る等の効果を奏する。
なお、本発明は上述した各実施例に限定される
ものではない。例えば、前記金属膜としてはAl
膜に限るものではなく、タングステン、タンタ
ル、モリブデン及びチタン等の融点は高いが高温
で反応を起こす金属、或いはこれらのシリサイド
を用いてもよい。さらに、前記自己整合用被膜と
しては、シリコン窒化膜の他の高融点、非反応性
膜であれば用いることができる。また、前記ソー
ス・ドレイン領域の形成はイオン注入に限らず、
熱拡散法を用いるようにしてもよい。さらに、自
己整合用被膜上の絶縁膜を選択エツチングする方
法としては、レジスト等の平坦化用膜を用いない
方法、耐エツチング性が同じ膜で絶縁膜の底部を
埋める方法等の各種の方法を用いることができ
る。その他、本発明の要旨を逸脱しない範囲で、
種々変形して実施することができる。
【図面の簡単な説明】
第１図は従来の集積回路のセルアレーを示す模
式図、第２図ａ〜ｇは本発明の一実施例に係わる
集積回路製造工程を示す断面図、第３図ａ〜ｅは
他の実施例を示す工程断面図である。 １１……シリコン基板（半導体基板）、１２…
…ゲート酸化膜（ゲート絶縁膜）、１３……多結
晶シリコン膜（ゲート電極膜）、１４……シリコ
ン窒化膜（自己整合用被膜）、１５ａ，１５ｂ…
…ソース・ドレイン領域、１６……シリコン酸化
膜（絶縁膜）、１７，１９……レジスト膜、１８
……Al膜（金属膜）、２１ａ，２１ｂ……開口。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基板上にゲート絶縁膜、ゲート電極膜
    及び自己整合用被膜を上記順に積層形成する工程
    と、上記ゲート電極膜及び自己整合用被膜をゲー
    ト電極形状に加工する工程と、次いで上記ゲート
    電極膜をマスクとして前記半導体基板に該基板と
    逆導電型の不純物をドーピングする工程と、次い
    で全面に気相成長法を用いて絶縁膜を形成する工
    程と、次いで前記絶縁膜の不要部分をエツチング
    して該絶縁膜を前記自己整合用被膜と略同じ高さ
    に平坦化する工程と、次いで露出した前記自己整
    合用被膜を除去する工程と、次いで全面に金属膜
    を形成したのち、この金属膜上にレジスト膜を形
    成してその表面を平坦化する工程と、しかるのち
    上記金属膜及びレジスト膜の各エツチング速度が
    略等しいエツチング条件下で、上記レジスト膜及
    び金属膜を前記絶縁膜が露出するまで全面エツチ
    ングし、前記ゲート電極膜上の金属膜のみを残存
    せしめる工程とを具備したことを特徴とする半導
    体装置の製造方法。 ２ 前記ゲート電極膜として多結晶シリコンを用
    い、前記金属膜としてアルミニウムを用いること
    を特徴とする特許請求の範囲第１項記載の半導体
    装置の製造方法。 ３ 半導体基板上にゲート絶縁膜、ゲート電極膜
    及び自己整合用被膜を上記順に積層形成する工程
    と、上記ゲート電極膜及び自己整合用被膜をゲー
    ト電極形状に加工する工程と、次いで上記ゲート
    電極膜をマスクとして前記半導体基板に該基板と
    逆導電型の不純物をドーピングする工程と、次い
    で全面に気相成長法を用いて絶縁膜を形成する工
    程と、次いで前記絶縁膜の不要部分をエツチング
    して該絶縁膜を前記自己整合用被膜と略同じ高さ
    に平坦化する工程と、次いで露出した前記自己整
    合用被膜を除去する工程と、前記不純物がドーピ
    ングされた基板上において上記絶縁膜に開口を設
    ける工程と、次いで全面に金属膜を形成したの
    ち、この金属膜上にレジスト膜を形成してその表
    面を平坦化する工程と、しかるのち上記金属膜及
    びレジスト膜の各エツチング速度が略等しいエツ
    チング条件下で、上記レジスト膜及び金属膜を前
    記絶縁膜が露出するまで全面エツチングし、前記
    ゲート電極膜上及び前記開口内の金属膜のみを残
    存せしめる工程とを具備したことを特徴とする半
    導体装置の製造方法。 ４ 前記ゲート電極膜として多結晶シリコンを用
    い、前記金属膜としてアルミニウムを用いること
    を特徴とする特許請求の範囲第３項記載の半導体
    装置の製造方法。
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