JPH0517701B2 - - Google Patents
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- JPH0517701B2 JPH0517701B2 JP58011281A JP1128183A JPH0517701B2 JP H0517701 B2 JPH0517701 B2 JP H0517701B2 JP 58011281 A JP58011281 A JP 58011281A JP 1128183 A JP1128183 A JP 1128183A JP H0517701 B2 JPH0517701 B2 JP H0517701B2
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- bipolar transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
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- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置及びその製造方法に係り、
特に半導体基板の主表面にバイポーラ素子とMIS
（Metal Insulator Semiconductor）トランジス
タとが形成される半導体装置及びその製造方法に
関する。
特に半導体基板の主表面にバイポーラ素子とMIS
（Metal Insulator Semiconductor）トランジス
タとが形成される半導体装置及びその製造方法に
関する。
従来、半導体基板の主表面にバイポーラ素子と
MISトランジスタとが形成される半導体装置とし
ては、バイポーラトランジスタとMOS（Metal
Oxide Semiconductor）トランジスタとが形成
されるものや、バイポーラトランジスタと
CMOS（Complementary Metal Oxide
Semiconductor）トランジスタとが形成されるも
の等が知られている（特開54−46489号公報、特
開55−91857号公報、特開55−99763号公報、特開
55−157257号公報、特開57−75453号公報参照）。
MISトランジスタとが形成される半導体装置とし
ては、バイポーラトランジスタとMOS（Metal
Oxide Semiconductor）トランジスタとが形成
されるものや、バイポーラトランジスタと
CMOS（Complementary Metal Oxide
Semiconductor）トランジスタとが形成されるも
の等が知られている（特開54−46489号公報、特
開55−91857号公報、特開55−99763号公報、特開
55−157257号公報、特開57−75453号公報参照）。
これ等を第１図を用いて説明する。第１図１〜
１４はNPNバイポーラトランジスタとCMOSト
ランジスタとが形成される半導体装置の主要な製
造工程を示すもので、第１図ａ〜ｅは主たる工程
での概略断面図を示すものである。
１４はNPNバイポーラトランジスタとCMOSト
ランジスタとが形成される半導体装置の主要な製
造工程を示すもので、第１図ａ〜ｅは主たる工程
での概略断面図を示すものである。
（第１図ａ）
Ｐ型半導体基体１にＮ型の高不純物濃度埋込み
層２を形成し、Ｎ型エピタキシヤル層３を成長さ
せ半導体基板を形成する。次に、素子間分離のた
めのP+層４、NMOSトランジスタを形成するた
めのＰ型のウエル領域５を形成する。さらに選択
酸化法によつて酸化膜層６、NMOSトランジス
タ、PMOSトランジスタのゲート酸化膜７を形
成した後、バイポーラトランジスタのベース領域
１０を形成するためにホトレジスト膜８をマスク
にしてほう素イオン９を打込む。
層２を形成し、Ｎ型エピタキシヤル層３を成長さ
せ半導体基板を形成する。次に、素子間分離のた
めのP+層４、NMOSトランジスタを形成するた
めのＰ型のウエル領域５を形成する。さらに選択
酸化法によつて酸化膜層６、NMOSトランジス
タ、PMOSトランジスタのゲート酸化膜７を形
成した後、バイポーラトランジスタのベース領域
１０を形成するためにホトレジスト膜８をマスク
にしてほう素イオン９を打込む。
（第１図ｂ）
ホトレジスト膜８を除去した後、再びホトレジ
スト膜（図示せず）を設けて、公知のホトエツチ
ングによつて、ゲート酸化膜７にセミツタ窓１２
を開けた後、ゲート電極およびエミツタ電極に用
いる多結晶シリコン層１１を積層させ、多結晶シ
リコン層１１全面にバイポーラトランジスタのエ
ミツタ領域となるＮ型不純物（例えばひ素）をイ
オン打込み法により打込む。
スト膜（図示せず）を設けて、公知のホトエツチ
ングによつて、ゲート酸化膜７にセミツタ窓１２
を開けた後、ゲート電極およびエミツタ電極に用
いる多結晶シリコン層１１を積層させ、多結晶シ
リコン層１１全面にバイポーラトランジスタのエ
ミツタ領域となるＮ型不純物（例えばひ素）をイ
オン打込み法により打込む。
（第１図ｃ）
多結晶シリコン層１１にホトエツチングを施
し、PMOSトランジスタ、NMOSトランジスタ
のゲート電極１１′，１１″およびNPNバイポー
ラトランジスタのエミツタ電極１１を形成し、
続いて酸化膜１３を成長させた後、NMOSトラ
ンジスタ、PMOSトランジスタのソース、ドレ
イン形成のマスクとなるSiO2膜１４を公知の
CVD（Chemical Vapour Deposition）法により
形成する。
し、PMOSトランジスタ、NMOSトランジスタ
のゲート電極１１′，１１″およびNPNバイポー
ラトランジスタのエミツタ電極１１を形成し、
続いて酸化膜１３を成長させた後、NMOSトラ
ンジスタ、PMOSトランジスタのソース、ドレ
イン形成のマスクとなるSiO2膜１４を公知の
CVD（Chemical Vapour Deposition）法により
形成する。
（第１図ｄ）
NMOSトランジスタ部に窓あけをし、Ｎ型不
純物の導入によりＮ型のソース領域、ドレイン領
域１６を形成する。
純物の導入によりＮ型のソース領域、ドレイン領
域１６を形成する。
（第１図ｅ）
再び、マスクとなるSiO2膜１７をCVD法で形
成し、PMOSトランジスタ部およびバイポーラ
トランジスタの外部ベース部の窓開けを行ない、
Ｐ型不純物の導入によりＰ型のソース領域、ドレ
イン領域１８、外部ベース領域１８′を形成する。
成し、PMOSトランジスタ部およびバイポーラ
トランジスタの外部ベース部の窓開けを行ない、
Ｐ型不純物の導入によりＰ型のソース領域、ドレ
イン領域１８、外部ベース領域１８′を形成する。
以上、NMOSトランジスタ及びPMOSトラン
ジスタのゲート電極用の多結晶シリコンとバイポ
ーラトランジスタのエミツタ電極用の多結晶シリ
コンを同一工程で作る従来技術の方法と構造を述
べたが、この様な従来の半導体装置に於いては下
記の様な問題が有り、また、従来の半導体装置
の製造方法にはさらに下記，の様な問題が有
る。
ジスタのゲート電極用の多結晶シリコンとバイポ
ーラトランジスタのエミツタ電極用の多結晶シリ
コンを同一工程で作る従来技術の方法と構造を述
べたが、この様な従来の半導体装置に於いては下
記の様な問題が有り、また、従来の半導体装置
の製造方法にはさらに下記，の様な問題が有
る。
まず、NMOSトランジスタ及びPMOSトラ
ンジスタのゲート電極としては、抵抗値が低い
もの（電極の厚さとしては厚いもの）が良い。
また、バイポーラトランジスタのエミツタ領域
は多結晶シリコン層１１のエミツタ電極にＮ型
不純物をイオン打込みする必要があるので、エ
ミツタ電極としては、厚さが薄いものが良い。
ンジスタのゲート電極としては、抵抗値が低い
もの（電極の厚さとしては厚いもの）が良い。
また、バイポーラトランジスタのエミツタ領域
は多結晶シリコン層１１のエミツタ電極にＮ型
不純物をイオン打込みする必要があるので、エ
ミツタ電極としては、厚さが薄いものが良い。
第１図に示す従来の半導体装置ではこれ等を
同時に満足することはできない。
同時に満足することはできない。
例えば、エミツタ電極が多結晶シリコンによ
つて形成される場合、バイポーラトランジスタ
の高周波特性を向上させる点からエミツタ領域
の不純物としてはひ素が用いられ、また、電流
増幅率の制御の容易性の点からイオン打込み法
を用いることが好ましい。しかし、多結晶シリ
コンへのイオン打込みにより同一深さのエミツ
タ領域を形成する場合、多結晶シリコンの厚さ
に比例してイオン打込み量を増加させる必要が
生じる。これは、多結晶シリコン中のひ素の拡
散係数は、単結晶中に比べて、２桁以上大きい
ため、イオン打込み後の熱処理の初期の段階
で、多結晶シリコン中のひ素濃度は、イオン打
込み量を多結晶シリコン膜の厚さで割つた値と
なることを起因する。
つて形成される場合、バイポーラトランジスタ
の高周波特性を向上させる点からエミツタ領域
の不純物としてはひ素が用いられ、また、電流
増幅率の制御の容易性の点からイオン打込み法
を用いることが好ましい。しかし、多結晶シリ
コンへのイオン打込みにより同一深さのエミツ
タ領域を形成する場合、多結晶シリコンの厚さ
に比例してイオン打込み量を増加させる必要が
生じる。これは、多結晶シリコン中のひ素の拡
散係数は、単結晶中に比べて、２桁以上大きい
ため、イオン打込み後の熱処理の初期の段階
で、多結晶シリコン中のひ素濃度は、イオン打
込み量を多結晶シリコン膜の厚さで割つた値と
なることを起因する。
MOSトランジスタのゲート電極として多結
晶シリコンを用いた場合、厚さを3000Å程度に
厚くし、さらに通常りんを拡散して、充分抵抗
を下げる（通常20Ω／sq）。ところが3000Å程
度の厚さの多結晶シリコンによつて形成される
エミツタ領域にひ素イオン打込みしてエミツタ
領域を形成しようとする場合、必要な打込み量
は２×1016／cm2である。
晶シリコンを用いた場合、厚さを3000Å程度に
厚くし、さらに通常りんを拡散して、充分抵抗
を下げる（通常20Ω／sq）。ところが3000Å程
度の厚さの多結晶シリコンによつて形成される
エミツタ領域にひ素イオン打込みしてエミツタ
領域を形成しようとする場合、必要な打込み量
は２×1016／cm2である。
高濃度のイオン打込みには長い時間が必要
（例えば２×1016／cm2のイオンを打込むには20
分必要）であるので、多結晶シリコン層の厚さ
を約半分（約1500Å）にすれば、その時間は短
くなるが、CMOSトランジスタのゲート電極
の抵抗値が大きくなるという問題が生じる。
（例えば２×1016／cm2のイオンを打込むには20
分必要）であるので、多結晶シリコン層の厚さ
を約半分（約1500Å）にすれば、その時間は短
くなるが、CMOSトランジスタのゲート電極
の抵抗値が大きくなるという問題が生じる。
ゲート酸化膜７の汚染、膜厚変化の問題。す
なわち、ゲート酸化膜７形成後にホトエツチン
グ工程が２度（第１図の２と４の工程）有り、
ゲート膜７が汚染されたり、膜厚が変化するこ
とによるMOSトランジスタの閾値電圧変動の
原因となる。MOSトランジスタの高速、高集
積化のためにゲート酸化膜７が薄くなるほど、
この問題が厳しくなる。
なわち、ゲート酸化膜７形成後にホトエツチン
グ工程が２度（第１図の２と４の工程）有り、
ゲート膜７が汚染されたり、膜厚が変化するこ
とによるMOSトランジスタの閾値電圧変動の
原因となる。MOSトランジスタの高速、高集
積化のためにゲート酸化膜７が薄くなるほど、
この問題が厳しくなる。
MOSトランジスタの金属ゲート材料との両
立ができない。MOSトランジスタのゲート電
極材料は、回路の高速化のため、金属シリサイ
ド（例えばモリブデンシリサイド等）や高融点
金属（例えばタングステン等）が用いられる傾
向にあるが、これらは、不純物拡散工程を兼ね
た多結晶シリコンエミツタ電極とは両立できな
い。
立ができない。MOSトランジスタのゲート電
極材料は、回路の高速化のため、金属シリサイ
ド（例えばモリブデンシリサイド等）や高融点
金属（例えばタングステン等）が用いられる傾
向にあるが、これらは、不純物拡散工程を兼ね
た多結晶シリコンエミツタ電極とは両立できな
い。
また、上記〜の他にNPNバイポーラト
ランジスタとNMOSトランジスタを形成する
場合バイポーラトランジスタの電流増巾率
（hFE）の制御が困難となる。バイポーラトラン
ジスタのエミツタ領域形成（第１図工程６）の
後にNMOSトランジスタのソース領域及びド
レイン領域形成工程（第１図１１）を行なわざ
るを得ないが、エミツタ領域と同一Ｎ型不純物
であるひ素を用いると、エミツタ領域と同程度
の熱処理を必要とし、バイポーラトランジスタ
の電流増巾率が変動しやすくなる。
ランジスタとNMOSトランジスタを形成する
場合バイポーラトランジスタの電流増巾率
（hFE）の制御が困難となる。バイポーラトラン
ジスタのエミツタ領域形成（第１図工程６）の
後にNMOSトランジスタのソース領域及びド
レイン領域形成工程（第１図１１）を行なわざ
るを得ないが、エミツタ領域と同一Ｎ型不純物
であるひ素を用いると、エミツタ領域と同程度
の熱処理を必要とし、バイポーラトランジスタ
の電流増巾率が変動しやすくなる。
この様な問題はCMOSトランジスタに限ら
ず、PMOSトランジスタだけ、NMOSトラン
ジスタだけの場合等の一般的なMISトランジス
タと、NPNバイポーラトランジスタに限らず
PNPバイポーラトランジスタ、PNPNサイリ
スタ等の一般のバイポーラ素子とが同一半導体
基板に形成される半導体装置に於いて同様に生
じる。
ず、PMOSトランジスタだけ、NMOSトラン
ジスタだけの場合等の一般的なMISトランジス
タと、NPNバイポーラトランジスタに限らず
PNPバイポーラトランジスタ、PNPNサイリ
スタ等の一般のバイポーラ素子とが同一半導体
基板に形成される半導体装置に於いて同様に生
じる。
本発明の目的は、半導体基板の主表面に少なく
ともMISトランジスタと、バイポーラトランジス
タとが形成される場合にMISトランジスタの性能
を低下させずに再現性の良いバイポーラトランジ
スタを得ることのできる構造を有する半導体装置
及びその製造方法を提供することにある。
ともMISトランジスタと、バイポーラトランジス
タとが形成される場合にMISトランジスタの性能
を低下させずに再現性の良いバイポーラトランジ
スタを得ることのできる構造を有する半導体装置
及びその製造方法を提供することにある。
上記目的を達成する本発明半導体装置の特徴と
するところは、半導体基板の主表面に少なくとも
MISトランジスタと、バイポーラトランジスタと
が形成される半導体装置において、上記MISトラ
ンジスタのゲート電極の膜厚が、上記バイポーラ
トランジスタのエミツタ電極として機能する上記
半導体基板の主表面上に形成された多結晶シリコ
ン層の膜厚より厚い点にあります。
するところは、半導体基板の主表面に少なくとも
MISトランジスタと、バイポーラトランジスタと
が形成される半導体装置において、上記MISトラ
ンジスタのゲート電極の膜厚が、上記バイポーラ
トランジスタのエミツタ電極として機能する上記
半導体基板の主表面上に形成された多結晶シリコ
ン層の膜厚より厚い点にあります。
また、本発明半導体装置の製造方法の特徴とす
るところは、半導体基板の主表面に少なくとも
MISトランジスタと、多結晶シリコンよりなる少
なくとも一の電極を有するバイポーラトランジス
タとが形成される半導体装置の製造方法におい
て、少なくとも (1) 上記半導体基板の主表面にゲート酸化膜を形
成する工程、 (2) 少なくとも上記ゲート酸化膜上に多結晶シリ
コンを有するゲート電極層を形成する工程、 (3) 上記ゲート電極層を選択的に除去して、上記
MISトランジスタのゲート電極を形成する工
程、 (4) 少なくとも上記ゲート電極の表面に酸化膜を
形成する工程、 (5) 上記半導体基板の主表面に多結晶シリコン層
を形成する工程、 (6) 上記多結晶シリコン層を選択的に除去して、
上記バイポーラトランジスタのエミツタ電極を
形成する工程、 を具備することにある。
るところは、半導体基板の主表面に少なくとも
MISトランジスタと、多結晶シリコンよりなる少
なくとも一の電極を有するバイポーラトランジス
タとが形成される半導体装置の製造方法におい
て、少なくとも (1) 上記半導体基板の主表面にゲート酸化膜を形
成する工程、 (2) 少なくとも上記ゲート酸化膜上に多結晶シリ
コンを有するゲート電極層を形成する工程、 (3) 上記ゲート電極層を選択的に除去して、上記
MISトランジスタのゲート電極を形成する工
程、 (4) 少なくとも上記ゲート電極の表面に酸化膜を
形成する工程、 (5) 上記半導体基板の主表面に多結晶シリコン層
を形成する工程、 (6) 上記多結晶シリコン層を選択的に除去して、
上記バイポーラトランジスタのエミツタ電極を
形成する工程、 を具備することにある。
以下本発明を実施例に基づき詳細に説明する。
第２図１〜１４は本発明の一実施例となる
NPNバイポーラトランジスタとCMOSトランジ
スタとが形成される半導体装置の主要な製造工程
を示すもので、第２図ａ〜ｆは主たる工程での概
略断面図を示すものである。
NPNバイポーラトランジスタとCMOSトランジ
スタとが形成される半導体装置の主要な製造工程
を示すもので、第２図ａ〜ｆは主たる工程での概
略断面図を示すものである。
（第２図ａ）
比抵抗10Ω・cmのＰ型シリコン基体１に、選択
的にアンチモン等の不純物を熱拡散して高不純物
濃度埋込み層２を形成した後に、Ｎ型のエピタキ
シヤル層３（比抵抗1Ω・cm、厚さ6μm）を成長
させ半導体基板を形成する。続いて、Ｐ型の素子
間分離層４（深さ8μm）、NMOSトランジスタ形
成のためのＰ型ウエル領域５（表面不純物濃度１
×1016／cm3、深さ4μm）を形成し、さらに、シリ
コン窒化膜を用いた通常の選択酸化法により、厚
い酸化膜６（厚さ1μm）、ゲート酸化膜７（厚さ
300Å）を形成する。ここまでは、第１図に示す
従来技術と同様である。
的にアンチモン等の不純物を熱拡散して高不純物
濃度埋込み層２を形成した後に、Ｎ型のエピタキ
シヤル層３（比抵抗1Ω・cm、厚さ6μm）を成長
させ半導体基板を形成する。続いて、Ｐ型の素子
間分離層４（深さ8μm）、NMOSトランジスタ形
成のためのＰ型ウエル領域５（表面不純物濃度１
×1016／cm3、深さ4μm）を形成し、さらに、シリ
コン窒化膜を用いた通常の選択酸化法により、厚
い酸化膜６（厚さ1μm）、ゲート酸化膜７（厚さ
300Å）を形成する。ここまでは、第１図に示す
従来技術と同様である。
次にPMOSトランジスタ及びNMOSトランジ
スタのゲート電極となる厚さ約3500Åの多結晶シ
リコン層１１を公知技術によつて積層する。次に
多結晶シリコン層１１へりん等のＮ型不純物を拡
散して、抵抗値を小さく（約20Ω／sq）する。
スタのゲート電極となる厚さ約3500Åの多結晶シ
リコン層１１を公知技術によつて積層する。次に
多結晶シリコン層１１へりん等のＮ型不純物を拡
散して、抵抗値を小さく（約20Ω／sq）する。
本実施例に於いて、多結晶シリコン層１１を形
成し、ゲート酸化膜７が多結晶シリコン層１１に
よつて覆われるため、従来技術で述べた様な、ゲ
ート酸化膜７の汚染や膜厚変化を生じることはな
い。なお、MOSトランジスタのゲート電極とし
ては、多結晶シリコン１１の代りに、金属シリサ
イド（例えばモリブデンシリサイド）や高融点金
属（例えばタングステン）を用いることも可能で
ある。従来技術の様に、エミツタ電極と共用する
方法では、これら金属系電極を用いることはでき
ない。
成し、ゲート酸化膜７が多結晶シリコン層１１に
よつて覆われるため、従来技術で述べた様な、ゲ
ート酸化膜７の汚染や膜厚変化を生じることはな
い。なお、MOSトランジスタのゲート電極とし
ては、多結晶シリコン１１の代りに、金属シリサ
イド（例えばモリブデンシリサイド）や高融点金
属（例えばタングステン）を用いることも可能で
ある。従来技術の様に、エミツタ電極と共用する
方法では、これら金属系電極を用いることはでき
ない。
（第２図ｂ）
多結晶シリコン層１１を公知のホトエツチング
方法によつてエツチングして、PMOSトランジ
スタのゲート電極１１′及びNMOSトランジスタ
のゲート電極１１″を形成する。次に、公知の酸
化工程を施し、MOSトランジスタのゲート電極
１１′，１１″の多結晶シリコン表面に酸化膜１３
（厚さ500Å）、NPNバイポーラトランジスタ形成
部に酸化膜１３′（厚さ500Å）を形成する。尚、
ゲート電極１１′，１１″が金属系電極の場合、酸
化工程の代りにCVD法による酸化膜を被着させ
てもよい。
方法によつてエツチングして、PMOSトランジ
スタのゲート電極１１′及びNMOSトランジスタ
のゲート電極１１″を形成する。次に、公知の酸
化工程を施し、MOSトランジスタのゲート電極
１１′，１１″の多結晶シリコン表面に酸化膜１３
（厚さ500Å）、NPNバイポーラトランジスタ形成
部に酸化膜１３′（厚さ500Å）を形成する。尚、
ゲート電極１１′，１１″が金属系電極の場合、酸
化工程の代りにCVD法による酸化膜を被着させ
てもよい。
（第２図ｃ）
ホトレジスト膜８をマスクして、NPNバイポ
ーラトランジスタのベース領域１０形成のために
ほう素９のイオン打込みを行なう（エネルギー
80keV、打込量２×1014／cm2）。
ーラトランジスタのベース領域１０形成のために
ほう素９のイオン打込みを行なう（エネルギー
80keV、打込量２×1014／cm2）。
（第２図ｄ）
ホトレジスト膜８を除去した後、再びホトレジ
スト膜（図示せず）を設けて、公知のホトエツチ
ングによつてゲート酸化膜１３′をNPNバイポー
ラトランジスタのエミツタ領域を形成するための
窓１２を開けた後、NPNバイポーラトランジス
タのエミツタ電極となる厚さ約1500Åの多結晶シ
リコン層１９を公知の方法で積層する。この多結
晶シリコン層１９の抵抗は80Ω・sqであり、厚さ
が多結晶シリコン層１１より薄いので、多結晶シ
リコン層１１より抵抗は大きくなる。
スト膜（図示せず）を設けて、公知のホトエツチ
ングによつてゲート酸化膜１３′をNPNバイポー
ラトランジスタのエミツタ領域を形成するための
窓１２を開けた後、NPNバイポーラトランジス
タのエミツタ電極となる厚さ約1500Åの多結晶シ
リコン層１９を公知の方法で積層する。この多結
晶シリコン層１９の抵抗は80Ω・sqであり、厚さ
が多結晶シリコン層１１より薄いので、多結晶シ
リコン層１１より抵抗は大きくなる。
（第２図ｅ）
公知のエツチングによつて、NMOSトランジ
スタ形成領域の多結晶シリコン層１９及び酸化膜
１３を除去する。次いで、ひ素イオン打込み（エ
ネルギー10keV、打込量１×1016／cm2）を行な
い、NMOSトランジスタのソース、ドレイン領
域とエミツタ窓上の多結晶シリコン層１９″とに
ひ素イオンが打込まれる。この後、熱処理（1000
℃、30分）を施し、NMOSトランジスタのソー
ス、ドレイン領域１６の形成と同時にエミツタ領
域１２′を形成する。
スタ形成領域の多結晶シリコン層１９及び酸化膜
１３を除去する。次いで、ひ素イオン打込み（エ
ネルギー10keV、打込量１×1016／cm2）を行な
い、NMOSトランジスタのソース、ドレイン領
域とエミツタ窓上の多結晶シリコン層１９″とに
ひ素イオンが打込まれる。この後、熱処理（1000
℃、30分）を施し、NMOSトランジスタのソー
ス、ドレイン領域１６の形成と同時にエミツタ領
域１２′を形成する。
（第２図ｆ）
ｆは、公知のCVD法により酸化膜１７（厚さ
2000Å）を形成し、ホトエツチング工程を施し、
NMOSトランジスタ部をマスクし、PMOSトラ
ンジスタ部の酸化膜、多結晶シリコン１９を除去
すると同時にNPNバイポーラトランジスタ部の
エミツタ領域１２′上の多結晶電極１１を、
CVD法によつて形成された酸化膜１７″をマスク
にして形成する。なお、CVD法によつて形成さ
れた酸化膜１７の代りに、ホトレジスト膜（図示
せず）のみで多結晶シリコンの加工を行なつても
良い。続いて、ほう素のイオン打込みを行ない
（エネルギー100keV、打込量１×1015／cm2）、熱
処理（950℃、20分）を施して、PMOSトランジ
スタのソース領域及びドレイン領域１８、NPN
バイポーラトランジスタの外部ベース領域１８″
を形成する。この外部ベース領域１８″は、エミ
ツタ電極１１に対して自己整合方式で形成さ
れ、外部ベース抵抗の低減効果が大きい。
2000Å）を形成し、ホトエツチング工程を施し、
NMOSトランジスタ部をマスクし、PMOSトラ
ンジスタ部の酸化膜、多結晶シリコン１９を除去
すると同時にNPNバイポーラトランジスタ部の
エミツタ領域１２′上の多結晶電極１１を、
CVD法によつて形成された酸化膜１７″をマスク
にして形成する。なお、CVD法によつて形成さ
れた酸化膜１７の代りに、ホトレジスト膜（図示
せず）のみで多結晶シリコンの加工を行なつても
良い。続いて、ほう素のイオン打込みを行ない
（エネルギー100keV、打込量１×1015／cm2）、熱
処理（950℃、20分）を施して、PMOSトランジ
スタのソース領域及びドレイン領域１８、NPN
バイポーラトランジスタの外部ベース領域１８″
を形成する。この外部ベース領域１８″は、エミ
ツタ電極１１に対して自己整合方式で形成さ
れ、外部ベース抵抗の低減効果が大きい。
以上、本発明の一実施例を述べたが、本発明の
実施例効果を、まとめると次の様になる。
実施例効果を、まとめると次の様になる。
○イ NPNバイポーラトランジスタのエミツタ電
極の厚さは、CMOSトランジスタのゲート電
極の厚さに比べて薄くなるので、CMOSトラ
ンジスタのゲート電極１１′，１１″の抵抗は、
NPNバイポーラトランジスタのエミツタ電極
１１の抵抗より小さくなる。
極の厚さは、CMOSトランジスタのゲート電
極の厚さに比べて薄くなるので、CMOSトラ
ンジスタのゲート電極１１′，１１″の抵抗は、
NPNバイポーラトランジスタのエミツタ電極
１１の抵抗より小さくなる。
また、多結晶シリコンよりなるエミツタ電極
１１の厚さ（約1500Å）は多結晶シリコンよ
りなるゲート電極１１′，１１″の厚さ（約3500
Å）より薄いので、前述した様にひ素等のイオ
ン打込み量を従来に比べて少なくでき、イオン
打込み時間を短縮できる。
１１の厚さ（約1500Å）は多結晶シリコンよ
りなるゲート電極１１′，１１″の厚さ（約3500
Å）より薄いので、前述した様にひ素等のイオ
ン打込み量を従来に比べて少なくでき、イオン
打込み時間を短縮できる。
ゲート電極１１′，１１″形成後に別途エミツ
タ電極１１を形成することにより次の利点が
生じる。
タ電極１１を形成することにより次の利点が
生じる。
○ロ ゲート酸化膜７が多結晶シリコン層１１によ
つて覆われるため、ゲート酸化膜７の汚染や膜
厚変化を生じることはない（第２図ａ）。
つて覆われるため、ゲート酸化膜７の汚染や膜
厚変化を生じることはない（第２図ａ）。
○ハ MOSトランジスタのゲート電極１１′，１
１″として前述した様な金属系金属をも用いる
ことができる。
１″として前述した様な金属系金属をも用いる
ことができる。
本実施例から得られる他の効果を次に列記す
る。
る。
○ニ NPNバイポーラトランジスタの電極増幅率
（hFEの制御が容易となる。これは、エミツタ領
域１２′形成の熱処理（1000℃、30分）後の主
な熱処理は、PMOSトランジスタのソース領
域１８及びドレイン領域１８形成の熱処理のみ
であることによる。ほう素の拡散係数は、エミ
ツタ領域１２′の形成に用いているひ素の拡散
係数に比べ1000℃で約２倍大きく、例えば、
0.4μmの接合深さを得るのに、950℃、20分程
度で十分であり、先に1000℃、30分で形成した
ひ素の不純物分布に殆んど影響を与えない。
（hFEの制御が容易となる。これは、エミツタ領
域１２′形成の熱処理（1000℃、30分）後の主
な熱処理は、PMOSトランジスタのソース領
域１８及びドレイン領域１８形成の熱処理のみ
であることによる。ほう素の拡散係数は、エミ
ツタ領域１２′の形成に用いているひ素の拡散
係数に比べ1000℃で約２倍大きく、例えば、
0.4μmの接合深さを得るのに、950℃、20分程
度で十分であり、先に1000℃、30分で形成した
ひ素の不純物分布に殆んど影響を与えない。
○ホ NPNバイポーラトランジスタのエミツタ領
域１２′を形成する際の不純物打込みとNMOS
トランジスタのソース領域１６及びドレイン領
域１６を形成する際の不純物打込みとを共用で
き、工程を簡略化できる（第２図１１）。
域１２′を形成する際の不純物打込みとNMOS
トランジスタのソース領域１６及びドレイン領
域１６を形成する際の不純物打込みとを共用で
き、工程を簡略化できる（第２図１１）。
○ヘ PMOSトランジスタのソース領域１８及び
ドレイン領域１８形成のホトエツチングと、
NPNバイポーラトランジスタのエミツタ電極
１１形成のホトエツチングを同一工程で行な
え、工程を簡略化できる（第２図１３）。
ドレイン領域１８形成のホトエツチングと、
NPNバイポーラトランジスタのエミツタ電極
１１形成のホトエツチングを同一工程で行な
え、工程を簡略化できる（第２図１３）。
○トPMOSトランジスタのソース領域１８及びド
レイン領域１８形成と、NPNバイポーラトラ
ンジスタの外部ベース領域１８″形成を同一の
不純物導入工程で行なえ、工程を簡略化できる
（第２図１４）。
レイン領域１８形成と、NPNバイポーラトラ
ンジスタの外部ベース領域１８″形成を同一の
不純物導入工程で行なえ、工程を簡略化できる
（第２図１４）。
以上本発明の実施例に於いては、CMOSトラ
ンジスタとNPNバイポーラトランジスタとが同
一半導体基板に形成される半導体装置を例にとつ
て説明したが、本発明はこれに限定されることは
なく、PMOSトランジスタ、NMOSトランジス
タ等の一般的なMISトランジスタと、PNPバイ
ポーラトランジスタ、PNPNサイリスタ等の一
般的なバイポーラ素子とが同一半導体基板に形成
される半導体装置に於いても適用できることは容
易に理解できるであろう。
ンジスタとNPNバイポーラトランジスタとが同
一半導体基板に形成される半導体装置を例にとつ
て説明したが、本発明はこれに限定されることは
なく、PMOSトランジスタ、NMOSトランジス
タ等の一般的なMISトランジスタと、PNPバイ
ポーラトランジスタ、PNPNサイリスタ等の一
般的なバイポーラ素子とが同一半導体基板に形成
される半導体装置に於いても適用できることは容
易に理解できるであろう。
本発明は、これ等実施例に限定されることなく
本発明の思想の範囲内で種々の変形が可能であ
る。
本発明の思想の範囲内で種々の変形が可能であ
る。
以上述べたように本発明によれば、半導体基板
の主表面に少なくともMISトランジスタと、バイ
ポーラトランジスタとが形成される場合にMISト
ランジスタの性能を低下させずに再現性の良いバ
イポーラトランジスタを得ることのできる構造を
有する半導体装置及びその製造方法を提供でき
る。
の主表面に少なくともMISトランジスタと、バイ
ポーラトランジスタとが形成される場合にMISト
ランジスタの性能を低下させずに再現性の良いバ
イポーラトランジスタを得ることのできる構造を
有する半導体装置及びその製造方法を提供でき
る。
第１図は従来技術であるNPNバイポーラトラ
ンジスタとCMOSトランジスタとが形成される
半導体装置の主要な工程を示す図及び概略断面
図、第２図は本発明の一実施例となるNPNバイ
ポーラトランジスタとCMOSトランジスタとが
形成される半導体装置の主要な工程を示す図及び
概略断面図である。 １……半導体基体、７……ゲート酸化膜、１
１，１９，１９′，１９″……多結晶シリコン、１
１′……PMOSトランジスタのゲート電極、１
１″……NMOSトランジスタのゲート電極、１１
……NPNバイポーラトランジスタのエミツタ
電極。
ンジスタとCMOSトランジスタとが形成される
半導体装置の主要な工程を示す図及び概略断面
図、第２図は本発明の一実施例となるNPNバイ
ポーラトランジスタとCMOSトランジスタとが
形成される半導体装置の主要な工程を示す図及び
概略断面図である。 １……半導体基体、７……ゲート酸化膜、１
１，１９，１９′，１９″……多結晶シリコン、１
１′……PMOSトランジスタのゲート電極、１
１″……NMOSトランジスタのゲート電極、１１
……NPNバイポーラトランジスタのエミツタ
電極。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の主表面に少なくともMISトラン
ジスタと、多結晶シリコンよりなる少なくとも一
の電極を有するバイポーラトランジスタとが形成
される半導体装置の製造方法において、少なくと
も (1) 上記半導体基板の主表面にゲート酸化膜を形
成する工程、 (2) 少なくとも上記ゲート酸化膜上に多結晶シリ
コンを有するゲート電極層を形成する工程、 (3) 上記ゲート電極層を選択的に除去して、上記
MISトランジスタのゲート電極を形成する工
程、 (4) 少なくとも上記ゲート電極の表面に酸化膜を
形成する工程、 (5) 上記半導体基板の主表面に多結晶シリコン層
を上記ゲート電極の膜圧より薄く形成する工
程、 (6) 上記多結晶シリコン層を選択的に除去して、
上記バイポーラトランジスタのエミツタ電極を
形成する工程、 を具備することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58011281A JPS59138363A (ja) | 1983-01-28 | 1983-01-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58011281A JPS59138363A (ja) | 1983-01-28 | 1983-01-28 | 半導体装置及びその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2197967A Division JPH0793384B2 (ja) | 1990-07-27 | 1990-07-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59138363A JPS59138363A (ja) | 1984-08-08 |
| JPH0517701B2 true JPH0517701B2 (ja) | 1993-03-09 |
Family
ID=11773606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58011281A Granted JPS59138363A (ja) | 1983-01-28 | 1983-01-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59138363A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8507624D0 (en) * | 1985-03-23 | 1985-05-01 | Standard Telephones Cables Ltd | Semiconductor devices |
| JPH0666422B2 (ja) * | 1986-09-16 | 1994-08-24 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JPS6442852A (en) * | 1987-08-10 | 1989-02-15 | Toshiba Corp | Semiconductor device and manufacture thereof |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5939905B2 (ja) * | 1978-12-28 | 1984-09-27 | 富士通株式会社 | 半導体装置の製造方法 |
| JPS5939901B2 (ja) * | 1978-12-28 | 1984-09-27 | 富士通株式会社 | 半導体装置の製造方法 |
-
1983
- 1983-01-28 JP JP58011281A patent/JPS59138363A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59138363A (ja) | 1984-08-08 |
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