JPH0682754B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0682754B2 JPH0682754B2 JP63065791A JP6579188A JPH0682754B2 JP H0682754 B2 JPH0682754 B2 JP H0682754B2 JP 63065791 A JP63065791 A JP 63065791A JP 6579188 A JP6579188 A JP 6579188A JP H0682754 B2 JPH0682754 B2 JP H0682754B2
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- semiconductor substrate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置に関するもので、特にチップ裏面を
電極として用いる縦型出力のパワー素子と小信号素子を
モノリシックに集積するパワーICに使用れるものであ
る。
電極として用いる縦型出力のパワー素子と小信号素子を
モノリシックに集積するパワーICに使用れるものであ
る。
（従来の技術） 従来、縦型出力のパワー素子と小信号をモノリシックに
集積するパワーICの基板構造の一例を第９図の如くであ
る。図中１は縦型出力素子のドレイン（又はコレクタ）
低抵抗領域となるN+基板（基体）、２はＰ型エピタキシ
ャル層、３はＰ型分離拡散領域、４はＰ領域２及び３に
よって島状に分離されたＮ型の小信号素子形成領域、５
は縦型出力素子を形成するＮ型領域、６は基板１と同様
に縦型出力素子のドレイン（又はコレクタ）低抵抗領域
となるN+拡散層、７はたとえば領域４に形成するNPNト
ランジスタのコレクタ低抵抗領域となるN+埋め込み層で
ある。
集積するパワーICの基板構造の一例を第９図の如くであ
る。図中１は縦型出力素子のドレイン（又はコレクタ）
低抵抗領域となるN+基板（基体）、２はＰ型エピタキシ
ャル層、３はＰ型分離拡散領域、４はＰ領域２及び３に
よって島状に分離されたＮ型の小信号素子形成領域、５
は縦型出力素子を形成するＮ型領域、６は基板１と同様
に縦型出力素子のドレイン（又はコレクタ）低抵抗領域
となるN+拡散層、７はたとえば領域４に形成するNPNト
ランジスタのコレクタ低抵抗領域となるN+埋め込み層で
ある。
第10図にパワーICの他に基板構造の一例を示す。図中８
は縦型出力のドレイン（又はコレクタ）低抵抗領域とな
るN+基板、９は縦型出力素子を形成するＮ型領域、10は
Ｐ型エピタキシャル層、11はこの層10によって島状に分
離された小信号素子を形成するＮ型領域である。
は縦型出力のドレイン（又はコレクタ）低抵抗領域とな
るN+基板、９は縦型出力素子を形成するＮ型領域、10は
Ｐ型エピタキシャル層、11はこの層10によって島状に分
離された小信号素子を形成するＮ型領域である。
（発明が解決しようとする課題） 第９図の半導体基板において、N+領域６は、たとえばＮ
基板１にＰ型エピタキシャル層２を形成した後に、Ｎ他
不純物を拡散することによって形成するが、Ｐ型エピタ
キシャル層２が厚い場合は、N+拡散領域６をN+基板１ま
で到達させるには、非常に長時間の拡散が必要となる。
小信号素子形成部４とN+基板１間の耐圧を高くするため
には、Ｐ型エピタキシャル層２はその比抵抗を高くし、
またパンチスルーを防ぐために充分な厚さにする必要が
ある。しかし、領域６のN+拡散工程中にN+基板１からＰ
型エピタキシャル層２へのＮ型不純物拡散があり、これ
は、Ｐ型エピタキシャル層２の比抵抗が高い程大きくな
るため、最終的にＰ型エピタキシャル層２の厚さを充分
厚くし、比抵抗を十分高くすることは製造上、非常に困
難である。
基板１にＰ型エピタキシャル層２を形成した後に、Ｎ他
不純物を拡散することによって形成するが、Ｐ型エピタ
キシャル層２が厚い場合は、N+拡散領域６をN+基板１ま
で到達させるには、非常に長時間の拡散が必要となる。
小信号素子形成部４とN+基板１間の耐圧を高くするため
には、Ｐ型エピタキシャル層２はその比抵抗を高くし、
またパンチスルーを防ぐために充分な厚さにする必要が
ある。しかし、領域６のN+拡散工程中にN+基板１からＰ
型エピタキシャル層２へのＮ型不純物拡散があり、これ
は、Ｐ型エピタキシャル層２の比抵抗が高い程大きくな
るため、最終的にＰ型エピタキシャル層２の厚さを充分
厚くし、比抵抗を十分高くすることは製造上、非常に困
難である。
また第10図の半導体基板は、まず、N+基板８を部分的に
蝕刻し、次にＮ型エピタキシャル層９、Ｐ型エピタキシ
ャル層10、Ｎ型エピタキシャル層11を成長させ、最後に
表面から、Ｎ型領域９が露出するまでラッピングするこ
とによって得られる。この半導体基板は、製造工程中、
長時間の熱工程を無く、Ｐ型領域10の厚さは充分に厚く
することができるという利点をもつ。しかしこの基板で
は、領域９の厚さは領域９上のラップ制度で決まるた
め、出力素子の特性が大きくバラついてしまうという欠
点があることは明らかである。
蝕刻し、次にＮ型エピタキシャル層９、Ｐ型エピタキシ
ャル層10、Ｎ型エピタキシャル層11を成長させ、最後に
表面から、Ｎ型領域９が露出するまでラッピングするこ
とによって得られる。この半導体基板は、製造工程中、
長時間の熱工程を無く、Ｐ型領域10の厚さは充分に厚く
することができるという利点をもつ。しかしこの基板で
は、領域９の厚さは領域９上のラップ制度で決まるた
め、出力素子の特性が大きくバラついてしまうという欠
点があることは明らかである。
本発明の目的は、前記従来技術の問題点を解決し、製造
上、素子特性上にすぐれたパワーICを得ることができる
半導体装置を提供することである。
上、素子特性上にすぐれたパワーICを得ることができる
半導体装置を提供することである。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、第１導電形の低抵抗の半導体基体と、前記半
導体基体の一主面に部分的に設けられた蝕刻部と、前記
蝕刻部に形成された第２導電形の第１エピタキシャル層
と、前記半導体基体と第１エピタキシャル層からなる複
合半導体基体上に形成された第１導電形の第２のエピタ
キシャル層とを具備するこを第１の特徴とする。また本
発明は、第１導電形の低抵抗層と第１導電形の高抵抗層
からなる半導体基体と、前記半導体基体の第１導電形の
高抵抗層側の主面に部分的に設けられた蝕刻部と、前記
蝕刻部に形成された第２導電形の第１エピタキシャル層
と、前記半導体基体と第１エピタキシャル層からなる複
合半導体基体上に形成された第１導電形の第２エピタキ
シャル層とを具備することを第２の特徴とする。また本
発明は、第２導電形の低抵抗層と第１導電形の層から成
る半導体基体と、前記半導体基体の第１導電形の層側の
主面に部分的に設けられた蝕刻部と、前記蝕刻部に形成
された第２導電形の第１エピタキシャル層と、前記半導
体基体と第１エピタキシャル層から成る複合半導体基体
上に形成された第１導電形の第２エピタキシャル層とを
具備することを第３の特徴とする。
導体基体の一主面に部分的に設けられた蝕刻部と、前記
蝕刻部に形成された第２導電形の第１エピタキシャル層
と、前記半導体基体と第１エピタキシャル層からなる複
合半導体基体上に形成された第１導電形の第２のエピタ
キシャル層とを具備するこを第１の特徴とする。また本
発明は、第１導電形の低抵抗層と第１導電形の高抵抗層
からなる半導体基体と、前記半導体基体の第１導電形の
高抵抗層側の主面に部分的に設けられた蝕刻部と、前記
蝕刻部に形成された第２導電形の第１エピタキシャル層
と、前記半導体基体と第１エピタキシャル層からなる複
合半導体基体上に形成された第１導電形の第２エピタキ
シャル層とを具備することを第２の特徴とする。また本
発明は、第２導電形の低抵抗層と第１導電形の層から成
る半導体基体と、前記半導体基体の第１導電形の層側の
主面に部分的に設けられた蝕刻部と、前記蝕刻部に形成
された第２導電形の第１エピタキシャル層と、前記半導
体基体と第１エピタキシャル層から成る複合半導体基体
上に形成された第１導電形の第２エピタキシャル層とを
具備することを第３の特徴とする。
即ち、本発明は、前記半導体基体または複合半導体基体
に部分的に蝕刻部を形成し、それを埋め込むように第１
エピタキシャル層を形成することによって、出力素子と
小信号間の耐圧を決定する第１エピタキシャル層を厚く
する。素子形成部は第２エピタキシャル層なので、素子
特性のバラツキは少なくなるものである。
に部分的に蝕刻部を形成し、それを埋め込むように第１
エピタキシャル層を形成することによって、出力素子と
小信号間の耐圧を決定する第１エピタキシャル層を厚く
する。素子形成部は第２エピタキシャル層なので、素子
特性のバラツキは少なくなるものである。
（実施例） 第１図に、本発明の一実施例を示す、ここで12は、縦型
出力のパワー素子のドレイン（又はコレクタ）低抵抗領
域となるN+型基板（基体）、13はN+型基板の１主面に部
分的に形成した蝕刻部、14は蝕刻部13に埋め込んだＰ型
エピタキシャル層、15はＰ型の素子分離用拡散層、16a
はエピタキシャル成長で形成された縦型出力パワー素子
形成部、16bは、層14,15によって、層12,16aと電気的に
分離され小信号素子を形成するＮ型の島領域であり、エ
ピタキシシャル層16a,16bは同時形成されたものであ
る。17は、たとえば小信号NPNトランジスタのコレクタ
低抵抗領域として使用するN+埋め込み領域である。
出力のパワー素子のドレイン（又はコレクタ）低抵抗領
域となるN+型基板（基体）、13はN+型基板の１主面に部
分的に形成した蝕刻部、14は蝕刻部13に埋め込んだＰ型
エピタキシャル層、15はＰ型の素子分離用拡散層、16a
はエピタキシャル成長で形成された縦型出力パワー素子
形成部、16bは、層14,15によって、層12,16aと電気的に
分離され小信号素子を形成するＮ型の島領域であり、エ
ピタキシシャル層16a,16bは同時形成されたものであ
る。17は、たとえば小信号NPNトランジスタのコレクタ
低抵抗領域として使用するN+埋め込み領域である。
第２図に、第１図に示した半導体基板の製造工程の一例
を示す。まずN+型基板12に熱酸化膜18を成長させ、次い
で公知の写真蝕刻技術を用いて、Ｐ型エピタキシャル層
の埋め込み予定領域の上の酸化膜18を除去する（第４図
（ａ））。次に公知のエッチング技術を用いてN+型基板
12に蝕刻部13を形成する（第４図（ｂ））。次に熱酸化
膜18を除去した後、Ｐ型エピタキシャル層14を成長さ
せ、図中のＡ−Ａのラインまでラッピングし、平坦化す
る（第４図（ｃ））。
を示す。まずN+型基板12に熱酸化膜18を成長させ、次い
で公知の写真蝕刻技術を用いて、Ｐ型エピタキシャル層
の埋め込み予定領域の上の酸化膜18を除去する（第４図
（ａ））。次に公知のエッチング技術を用いてN+型基板
12に蝕刻部13を形成する（第４図（ｂ））。次に熱酸化
膜18を除去した後、Ｐ型エピタキシャル層14を成長さ
せ、図中のＡ−Ａのラインまでラッピングし、平坦化す
る（第４図（ｃ））。
次に公知の酸化、写真蝕刻、拡散技術を用いて埋め込み
N+領域17を形成した後、Ｎ型エピタキシャル層16を成長
させる（第４図（ｄ））。次いでＮ型エピタキシャル層
16の表面より、公知の酸化、写真蝕刻、拡散技術を用い
てＰ型の素子分離拡散層15を形成し、第１図の構造を得
る。
N+領域17を形成した後、Ｎ型エピタキシャル層16を成長
させる（第４図（ｄ））。次いでＮ型エピタキシャル層
16の表面より、公知の酸化、写真蝕刻、拡散技術を用い
てＰ型の素子分離拡散層15を形成し、第１図の構造を得
る。
最終的なＰ型エピタキシャル層14の厚さはラップ精度、
Siエッチング精度によってバラツクが、このバラツキを
考慮して蝕刻部13の深さ、Ｐ型エピタキシャル層14の最
初の厚さ、ラップ残し厚さを決めれば、Ｐ型エピタキシ
ャル層14の最終的な厚さを所望の値以上にすることが容
易であることは明らかである。また、素子を形成する領
域はＮ型エピタキシャル層16であるので、その厚さの精
度は従来のラップ精度に比べてバラツキが少なく、した
がって出力素子の特性のハラツキも少ないことは明らか
である。
Siエッチング精度によってバラツクが、このバラツキを
考慮して蝕刻部13の深さ、Ｐ型エピタキシャル層14の最
初の厚さ、ラップ残し厚さを決めれば、Ｐ型エピタキシ
ャル層14の最終的な厚さを所望の値以上にすることが容
易であることは明らかである。また、素子を形成する領
域はＮ型エピタキシャル層16であるので、その厚さの精
度は従来のラップ精度に比べてバラツキが少なく、した
がって出力素子の特性のハラツキも少ないことは明らか
である。
第３図に、小信号素子形成部の埋め込みN+領域17を省い
た例を示す。
た例を示す。
また、第４図及び第５図に、N+基板12に所望の厚さ、比
抵抗をもつＮ型エピタキシャル層12aを成長させた後、
蝕刻部13を形成し、その後前記実施例と同様な工程で製
作した本発明の半導体基板構造の例を示す。この場合出
力素子形成部12a及び16aの厚さの和は、ラップ精度によ
りバラックが、該層12a,16aで出力素子を高耐圧化する
ことが可能である。第５図は第４図の埋め込み層17を省
略してある。
抵抗をもつＮ型エピタキシャル層12aを成長させた後、
蝕刻部13を形成し、その後前記実施例と同様な工程で製
作した本発明の半導体基板構造の例を示す。この場合出
力素子形成部12a及び16aの厚さの和は、ラップ精度によ
りバラックが、該層12a,16aで出力素子を高耐圧化する
ことが可能である。第５図は第４図の埋め込み層17を省
略してある。
第６図、第７図は、前実施例のN+基板12を、P+基板12b
に置き変えた実施例を示す。この場合本半導体基板の図
示右側に形成される素子は、パワーMOSFETではなく、例
えばIGBT素子である。第７図は第６図の埋め込み17を省
略してある。
に置き変えた実施例を示す。この場合本半導体基板の図
示右側に形成される素子は、パワーMOSFETではなく、例
えばIGBT素子である。第７図は第６図の埋め込み17を省
略してある。
第８図に、本発明の半導体基板に縦型出力素子としてパ
ワーMOSFET、小信号素子としてNPNトランジスタ及びCMO
S素子を形成した具体例を示す。図中19aはNPNトランジ
スタのベース、19bは同エミッタ、16cは同コレクタ、19
dは同ベース電極、19eは同エミッタ電極、19fは同コレ
クタ電極、20aはＰチャネルMOSトランジスタのソース、
20bは同ドレイン、20cは同ソース電極、20dは同ゲート
電極、20eは同ドレイン電極、21aはＮチャネルMOSトラ
ンジスタのドレイン、21bは同ソース、21cは同Ｐウエ
ル、21dは同ドレイン電極、21eは同ゲート電極、21fは
同ソース電極、22aはパワーMOSFETのＰ型ボディー領
域、22bは同ソース、22cは同ゲート電極、22dは同ソー
ス電極、22eは同ドレイン電極である。
ワーMOSFET、小信号素子としてNPNトランジスタ及びCMO
S素子を形成した具体例を示す。図中19aはNPNトランジ
スタのベース、19bは同エミッタ、16cは同コレクタ、19
dは同ベース電極、19eは同エミッタ電極、19fは同コレ
クタ電極、20aはＰチャネルMOSトランジスタのソース、
20bは同ドレイン、20cは同ソース電極、20dは同ゲート
電極、20eは同ドレイン電極、21aはＮチャネルMOSトラ
ンジスタのドレイン、21bは同ソース、21cは同Ｐウエ
ル、21dは同ドレイン電極、21eは同ゲート電極、21fは
同ソース電極、22aはパワーMOSFETのＰ型ボディー領
域、22bは同ソース、22cは同ゲート電極、22dは同ソー
ス電極、22eは同ドレイン電極である。
［発明の効果］ 本発明の半導体基板を用いることによって、素子間分離
耐圧の高いパワーICを製作することが可能となる。ま
た、素子形成部の厚さのバラツキは、エピタキシャル層
成長の精度によって決まるため、素子特性のバラツキが
極めて小さくなるものである。
耐圧の高いパワーICを製作することが可能となる。ま
た、素子形成部の厚さのバラツキは、エピタキシャル層
成長の精度によって決まるため、素子特性のバラツキが
極めて小さくなるものである。
第１図は本発明の一実施例の断面図、第２図は同実施例
の構造を得る工程図、第３図ないし第８図は本発明の異
なる実施例の断面図、第９図、第10図は従来基板の断面
図である。 12……N+型基体、12a……Ｎ型層、12b……P+型基体、13
……蝕刻部、14……Ｐ型エピタキシャル層、15……Ｐ型
分離拡散層、16（16a,16b）……Ｎ型エピタキシャル
層、17……N+埋め込み層。
の構造を得る工程図、第３図ないし第８図は本発明の異
なる実施例の断面図、第９図、第10図は従来基板の断面
図である。 12……N+型基体、12a……Ｎ型層、12b……P+型基体、13
……蝕刻部、14……Ｐ型エピタキシャル層、15……Ｐ型
分離拡散層、16（16a,16b）……Ｎ型エピタキシャル
層、17……N+埋め込み層。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−69944（ＪＰ，Ａ) 特開 昭59−78555（ＪＰ，Ａ) 特開 昭60−251658（ＪＰ，Ａ) 特開 昭58−173844（ＪＰ，Ａ)
Claims (5)
- 【請求項１】第１導電形の低抵抗の半導体基体と、前記
半導体基体の第１主面に部分的に設けられた蝕刻部と、
前記蝕刻部に形成された第２導電形の第１エピタキシャ
ル層と、前記半導体基体と第１エピタキシャル層からな
る複合半導体基体上に形成された第１導電形の第２のエ
ピタキシャル層と、前記蝕刻部内の第１エピタキシャル
層の上の第２エピタキシャル層に設けられた小信号素子
と、前記蝕刻部に隣接する部分の前記半導体基体、第２
エピタキシャル層に設けられた縦型出力のパワー素子
と、前記半導体基体の第２主面に設けられた前記パワー
素子用の電極とを具備したことを特徴とする半導体装
置。 - 【請求項２】第１導電形の低抵抗層と第１導電型の高抵
抗層からなる半導体基体と、前記半導体基体の高抵抗層
側主面に部分的に設けられた蝕刻部と、前記蝕刻部に形
成された第２導電形の第１エピタキシャル層と、前記半
導体基体と第１エピタキシャル層からなる複合半導体基
体上に形成された第１導電形の第２のエピタキシャル層
と、前記蝕刻部内の第１エピタキシャル層の上の第２エ
ピタキシャル層に設けられた小信号素子と、前記蝕刻部
に隣接する部分の前記半導体基体、第２エピタキシャル
層に設けられた縦型出力のパワー素子と、前記半導体基
体側主面に設けられた前記パワー素子用の電極とを具備
したことを特徴とする半導体装置。 - 【請求項３】第２導電形の低抵抗層と第１導電型の層か
ら成る半導体基体と、前記半導体基体の第１導電形の層
側の主面に部分的に設けられた蝕刻部と、前記蝕刻部に
形成された第２導電形の第１エピタキシャル層と、前記
半導体基体と第１エピタキシャル層からなる複合半導体
基体上に形成された第１導電形の第２のエピタキシャル
層と、前記蝕刻部内の第１エピタキシャル層の上の第２
エピタキシャル層に設けられた小信号素子と、前記蝕刻
部に隣接する部分の前記半導体基体、第２エピタキシャ
ル層に設けられた縦型出力のパワー素子と、前記半導体
基体の低抵抗層側主面に設けられた前記パワー素子用の
電極とを具備したことを特徴とする半導体装置。 - 【請求項４】前記第１エピタキシャル層と前記第２エピ
タキシャル層の界面に部分的に第１導電形の低抵抗の埋
め込み領域を具備することを特徴とする請求項１又は２
又は３に記載の半導体装置。 - 【請求項５】前記第２エピタキシャル層の上部から少な
くとも第１エピタキシャルに達する第２導電形の分離領
域を具備することを特徴とする請求項１又は２又は３に
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63065791A JPH0682754B2 (ja) | 1988-03-22 | 1988-03-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63065791A JPH0682754B2 (ja) | 1988-03-22 | 1988-03-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01239868A JPH01239868A (ja) | 1989-09-25 |
| JPH0682754B2 true JPH0682754B2 (ja) | 1994-10-19 |
Family
ID=13297206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63065791A Expired - Fee Related JPH0682754B2 (ja) | 1988-03-22 | 1988-03-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682754B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9099355B2 (en) | 2000-03-06 | 2015-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58173844A (ja) * | 1982-04-05 | 1983-10-12 | Nec Corp | 半導体装置 |
| JPS5978555A (ja) * | 1982-10-27 | 1984-05-07 | Toshiba Corp | 半導体装置 |
| JPH0620120B2 (ja) * | 1984-05-28 | 1994-03-16 | キヤノン株式会社 | 半導体装置 |
-
1988
- 1988-03-22 JP JP63065791A patent/JPH0682754B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9099355B2 (en) | 2000-03-06 | 2015-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01239868A (ja) | 1989-09-25 |
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