JPS5931052A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体集積回路装置に関する。

一つの半導体基板上にバイポーラ素子とコンプリメンタ
リＭＯ３素子とを形成してアナログ・ディジタル共存さ
せたＩＣ（以下Ｂ　ｉ　−ＣＭ　ＯＳ・ＩＣ）について
は、従来からＭＯ８素子のデートにＡｌアルミニウム）
を用いた構造が知られている。Ａρゲート構造のＢ　ｉ
　−ＣＭ　ＯＳ・Ｉ　Ｃを製造する場合、通常、Ｐ−型
Ｓｉ（シリコン）基板上にエピタキシアル成長させたｎ
−型Ｓｉ層をＰ型拡散によるＰｎ接合でいくつかのＳｉ
の島領域に分離し、各島領域のロー型Ｓｉ層の中にバイ
ポーラ素子や０ＭＯ８素子を形成する方法が採られてい
るが、Ａρアゲート幅８８ｍ０程度でそれ以下に縮小で
きず、又、Ｐｎ接合分離では分離領域（アイソレーショ
ン部）の面積を縮小できないため高集積化に問題かあっ
た。

（３） ｌデート構造のＢｉ　　０ＭＯ８・ｒｃを製造するため
の本願出願による他のプロセスとして、分離領域とバイ
ポーラ素子のベース（Ｐ型）拡散をｎチャネルＭＯ８素
子形成のためのＰ型ウェル拡散を共用する方法がある。

この方法ではベースのコンタクト部、ＰチャネルＭＯ３
素子のソース・ドレインと分離領域表面部のＰ４型拡散
を共用し、バイポーラ素子のエミッタとｎチャネルＭＯ
８素子のソース・トレインのＩ＋＋型拡散を共用するも
のであり、へ〇デート幅は６μＩＯになるが、ベースの
不純物濃度がＰ型つェル並みに低いためバイポーラ特性
が悪く、例えばｆ−肋ｆ小さく（４，０ＭＨｚＬ出力イ
ンピーダンスが小さく、高注入効果を生じやすい等の問
題かあり、又高集積化もあまり期待で外ない。

本発明の目的とするところは、従来のＭＯ３ＩＣに用い
られたポリＳｉゲート技術と、バイポーラＩＣに用いら
れた酸化膜分離技術とを一つのＩＣ基板上に紹介わせる
ことにより、バイポーラ素子及びＭＯ８素子の特性を損
なうことなく高集（４） 積比されたＢｉ−０ＭＯ８−ＩＣを提供することにある
。

以下本発明をＢｉ−０ＭＯ８・ＩＣの一実施例のプロセ
スに従って詳述する。

第１図乃至第１２図は各主要工程におけるＢｉ−ＣＭＯ
３−ＩＣの形態を模型的断面により示すものである。

（１）第１図で示すように高比抵抗Ｐ〜型Ｓｉ基板（ウ
ェハ状サブストレート）１の一主表面にＳｂ（アンチモ
ン）等をデポジットした上に低濃度の１］−型Ｓｉ層２
をエピタキシフル成長させるとともにＰ−基板とｎ一層
との間にｎ＋＋埋込層３を形成する。

なお同図において、領域Ｉはバイポーラ素子の形成され
る領域、■はＭＯ８素子の形成される領域とする。

（２）表面酸化してｎ一層２の表面に酸化膜４を形成し
、その一部を窓開する。このうち一つの窓開部以外をマ
スク（図示しない）で覆い、アイソレーションのための
Ｂ（ボロン）デポジット・拡散によりＰ型拡散層５をつ
くる。同様にして領域■にお（５） いて、叩ｎ　トランジスタのコレクタ・コンタクトのた
めの他の一つの窓開部にはＰ（リン）等をデポジット・
拡散によりｎ４型拡散層６をつくる。これらのＰ型数散
層５９口１拡散層６はｎ一層２の半分の厚さ程度に拡散
される。さらに領域■において、一つの窓開部に対しＰ
型つェル形式のためのＢ（ボロン）イオン打込みを行な
う（第２図参照）。

（３）ウェルの引伸し拡散を行なって第３図に示すよう
にＰ−型ウェル７を形成する。同時にＰ拡散層５はＰ−
基板１に接続して領域Ｉと領域Ｉとを分離する。又、コ
レクタ・コンタクトのｎ＋型型数散層６ｎ＋＋込層に達
する。

（４）全面の酸化膜を一旦除去した後、第４図に示すよ
うに新たに薄い酸化膜９を介しで５ｉ３Ｎ＝（シリコン
ナイトライド）８をデポジットし、マスク処理により選
択酸化のための耐酸化マスクを形成する。このあと図示
されないが、一部を１２ホトレジストを加えて」１記耐
酸化マスクを利用して　′領域■の一部にチャネルスト
ッパのためのｎ型及びＰ型不純物イオン打込みを行なう
。

（６） （５）低温酸化を行ない第５図に示すように耐酸化マス
クの形成されない部分のＳｉ表面に厚いフィルド酸化膜
１０を選択的に形成する。この酸化処理時にフィルド酸
化膜下にＰ型及び！〕型のチャネルストッパ（点線によ
り示す）か、ｆｆ５成される。

（６）Ｓｉ３Ｎ＝８を除去し、プレ酸化後Ｓｉの低温酸
化物膜１１をデポジットし、第６図に示すようにベース
部のみを窓開してＢ（ボロン）をデポジット（又はイオ
ン打込み）腰浅いＰ型拡散層１２をつくる。

（７）領域■の表面をエッチし、ゲート酸化を行ない第
７図に示すＭ　ＯＳ素子のデート酸化膜１３を形成する
。

（８）全面にポリＳ１をデポシ゛ットし、ホトエッチに
より不要部を除去して第８図に示すよう１こ領域■の一
部でポリＳｉゲート１４を形成する。

（９）ＣＶＩ）・酸化膜１５をデポジットし、第９図に
示すようにＰチャネルＭＯ３素子となる部分のみを窓開
し、ポリＳｉデートをマスクとしてＢをデポジット拡散
し、自己整合的にＰ″ソース（７） ドレイン１６を形成する。

（１０）新たなＣＶ　Ｄ・酸化膜１７を形成し、第１０
図に示すように１１チャネルＭＯ３素子となる部分及び
バイポーラｌ１ｐｎ素子のエミッタとなる部分を窓開し
Ａｓ（ヒ素）又はＰ（リン）をデポジット拡散し、０１
ソース・ドレイン１８及びＩ＋４エミッタ１つを形成す
る。

（１１）全面にＰＳＧ（リンシリケート・ガラス）等の
絶縁膜２０をデボジ゛ツトした後、第１１図に示すよう
にフンタクト・ホトエッチを行ない、各領域のコンタク
ト部を露出する。

（１２）　Ａρ（アルミニウム）を全面に蒸着（又はス
パッタ）しホトエラ予後、Ｈ２アニールを行なって第１
２図に示すように各領域にオーミックコンタクトするＡ
ρ電極２１をうる。なお、このＡ１電極の一部はＰＳＧ
膜上に処在し、Ａ〃配線となって各領域間を配線する。

第１３図は完成したＢ　ｉ　−ＣＭ　ＯＳを模型的にあ
られした断面図である。同図で２２．２３はチャネルス
トッパである。

（８） 以上実施例で述べた本発明によれば、下記の理由により
前記発明の目的が達成できる。

（１）素子形成部に低不純物濃度のエピタキシアルＳｉ
層を使用することにより、ＰチャネルＭＯ８素子の＼７
ｔｈを決定することかでト、このエピタキシアル濃度に
合わせて低不純物濃度のＰウェルイオン打込み量を決め
、かつ、このＰウェル中に形成したｎチャネルＭＯ８素
子のＶｔｈを決定することができる。又、バイポーラ素
子においては、Ｂ　ＶＣＲＯを決め耐圧の上限を得る。

（２）エピタキシフルＳｉ層を使用し、ＭＯ８素子の下
部に０４埋込層を設けることでラッチアップ耐圧の上げ
ている。

（３）バイポーラ素子の領域とＭＯ８素子の領域を分離
するために厚い酸化膜及び拡散接合を併用するため、従
来の０ＭＯ８−ＩＣの場合のように拡散接合のみによる
分離に比べて横方向への拡散波がりを少なくシ、高集積
化がで外るとともにラッチアップ防市に有効である。

（４）バイポーラ素子内において、コレクタ・べ（９） 一入間の分離に厚い酸化膜を用いることにより、ペース
・コレクタ拡散の自己整合がで外るとともに横方向へ拡
散波がりを考慮する必要がなく、ベース・コレクタの間
隔を小さくし高集積化がでとる。

（５）Ｃ−ＭＯ８素子にポリＳｉデートを用いることに
よりソース・ドレイン拡散を自己整合的に行なうことが
できるから、マスク位置合わせ誤差を考慮する必要がな
く、デート長を５８ｍ０程度に小さくすることがでトる
。又、ポリＳｉゲートを用いることとＰチャネル素子と
ｎチャネル素子との分離に厚い酸化膜を用いることとを
併せて高集積化ができる。Ｓｉデートを用いた本発明に
よれば、Ａｆｆｉゲートを使用した在米型に比してチッ
プ面積を２５％縮小でトた。

（６）■チャネルＭＯ８素子のソース・ドレインとｎｐ
ｎ素子のエミッタ拡散と共通の拡散工程で行なうことに
より、１１チャネルＭＯ３素子のデート長を短くしうる
。これまでのプロセスでは、エミッタ拡散が深くなると
ｎチャネルＭＯ８素子ゲート（１０） 長を長くしなければならなかったが、これを避けるため
できるだけ浅いエミッタ拡散をやり、これに合わせて／
ＩＦＥを１００〜４００になるようにペース拡散条件を
決めることになる。

（７）ゲート酸化の前にバイポーラ素子のベース拡散の
一部を行なうことにより、デーＩ・酸化膜の厚さ、すな
わちＣＭＯ８素子のＶＬｈを統御でｂる。

（８）厚い酸化膜を形成するためのＳｉ、Ｎ、をマスク
としてイオン打込みを行ない、その打込み量を適当に規
定することによりＰ、ウェル」−の寄生ＭＯ８）ランノ
スタやｎ−エピタキシアル層の寄生ＭＯ３）ランジスタ
のＶｌ、ＩＩを−にげ′ることができる。

（９）Ｐウェル拡散と接合分離用Ｐ型数散を同時に行な
うことにより、工数が低減できる。Ｆ）ウェルは表面濃
度でｎチャネルＭＯＳ素子のＶＬｈが決まるためその濃
度が限定され、又、ウェル深さは５μｍ以−１−必要で
ある。一方、接合分離Ｐ型数散の深さはエピタキシアル
層の厚さ以上でなければならない。このため、接合分離
Ｐ型数散をあらかじめ適当な深さまで行なっておくこと
により、前（１１） 記の同時拡散が可能である。

（１０）　ＰチャネルＭＯＳ素子のソース・ドレイン濃
度を高くすることにより、エミッタ拡散との接合耐圧を
５〜６■とし、ツエ−１・電圧が５〜６Ｖを要する回路
が使用でトる。

（１１）上記の点がら同一チップ（基板）」二にロジッ
ク用の微細な０ＭＯ８・ＴＣとリニア用のバイポーラＩ
Ｃを組み込むことができ、しかもそれぞれのＩＣの特性
を損なうことなく高性能の製品を提供できる。

本発明は、前記実施例以外に下記の変形例を含むもので
ある。

（１）Ｓｉゲート以外にＭＯ（モリブデ゛ン）デート、
一部で、Ｉｆデートを使用する。

（２）Ｐウェルを素子の接合分離手段に使用する。

（３）バイポーラ素子のベース拡散をＰチャネルＭＯＳ
素子のソース・ドレイン拡散を共通の拡散で行なう。

（４）エミッタと拡散ｎチャネルＭＯＳ素子のソース・
ドレイン拡散を別工程で行なう。

（１２） （５）一部のＭＯ８素子の下のｎ＋埋込層を省略する。

本発明は、低消費電力を要求されるロジック・メモリー
を有するリニアＩＣ，パワーＭＯ３を含むリニアＩＣ，
あるいはゲートアレイ、ＭＯＳロジックで高駆動能力を
有するＩＣに利用して有効である。

【図面の簡単な説明】

第１図乃至第１２図は本発明によるＢ　ｉ　−ＣＭＯ８
’−ＩＣプロセスの一実施例を示す工程断面図−実施例
を示す断面図である。 １−Ｐ型Ｓｉ基板１２−ＩＩ−型Ｓｉ層（エピタキシフ
ル層）、　３−ｎ’型埋込層、４−酸化膜、５−Ｐ型拡
散層、６−ｎ→型抵拡散層７−Ｐ−型ウェル、８−３ｉ
３Ｎ４膜、９−酸化膜、１０−フィールド酸化膜。 １１−低温酸化物膜、　１２−Ｐ型拡散層（ベース）、
　１３−−デート酸化膜、１４−ポリＳｉデート、　１
５−ＣＶＤ酸化膜、　１６−Ｐ＋ソース・ドレイン、　
１７−ＣＶＤ（１３） 酸化膜、１８−ｎ＋ソース・ドレイン、　１９−ｎ＋エ
ミッタ、２Ｏ−ＰＳＧ膜、２ｌ−Ａ１電極、　２２．２
３−チャネルストッパ。 （１４） 手続補正書（方式） 事件の表示 昭和５７　年特許願第　１３９９３２　　号発明の名称 半導体集積回路装置とその製造法 補正をする者 名　Ｐ・　　（５１０ｊｐＪ式会社　日　立　製作所！
：９ｉ　　　三　　　１）　勝　　茂代　　　理　　　
人 補正の対象 明細書の図面の簡単な説明の欄 補正の内容 明細書第１３頁第１２行の「第１３」を「第１３図」と
補正する。 ２６２−

Claims (1)

1. 【特許請求の範囲】 １、第１導電型半導体基板の一平面−１−にエピタキシ
   アル成長させた第２導電型半導体層を有し、この第２導
   電型の半導体層は選択的酸化により形成した厚い表面酸
   化膜及び酸化膜・基板間に形成した第１導電型半導体拡
   散層によって複数の半導体島領域に電気的に分離され、
   一部の島領域にはバイポーラ形半導体素子が形成され、
   他部の島領域にはＭＯ３形半導体素子が形成され、バイ
   ポーラ形半導体素子の形成された半導体島領域において
   は選択的酸化により形成された厚い表面酸化膜によって
   ベース・コレクタ開が電気的に分離されるとともに、Ｍ
   Ｏ８形半導体素子においては多結晶半導体によるゲート
   電極が設けであることを特徴とする半導体集積回路装置
   。 ２、各島領域のバイポーラ形半導体素子及びＭＯ８形半
   導体素子と第１導電型基板との間に高濃度第２導電型埋
   込層が形成されている特許請求の範（１） 間第１項に記載の半導体集積回路装置。 ３、Ｐ−型シリコン７．％板−１−に一部でｎ４型埋込
   層を介して１１−型シリコン層をエピタキシアル成長さ
   せる工程、＋１“型埋込層の形成されない部分で１１−
   型シリコン層を島領域【こ外削するＰ型拡故層を形成す
   る工程、一部の島領域に１１型・シェルを形成する工程
   、ｉｌ型シリコン層の表面に耐酸化物マスクにより選択
   酸化を行なって前記島領域を分離するＰ型拡散層表面及
   び島領域の一部表面に分離用の厚い酸化膜を形成する］
   −程、島領域の一部表面に分離用酸化膜をマスクとして
   バイポーラｌｌ　１）ＩＩ　ｌ・ランノスタのコレクタ
   及びベース形成のための１１１型拡散及びベース拡散を
   行なう工程、島領域の池部表面にデート酸化膜を形成す
   る工程、デー１酸化膜−１−の一部にポリシリコンプー
   トを形成する１′、程、一部のポリシリコンプートをマ
   スクとしてｆ）チャネルＭ□Ｓ　　ｒ”ＥＴのソース・
   ドレイン形成のためのＰ″型拡散を行なう］−程、他部
   のポリシリコンゲートをマスクとしてｊ１チャネルＭ　
   Ｏ５ＦＥＴのソース・ドレイン形成のための０１型４ｔ
   ｊ、（２） 散し、同時にバイポーラ１＋ｐｎ　）ランジスタのエミ
   ッタｎ”型拡散を行なう工程を少なくとも含む半導体集
   積回路装置の製造法。