JPS5984543A - バイポ−ラ集積回路装置およびその製造方法 - Google Patents
バイポ−ラ集積回路装置およびその製造方法Info
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- JPS5984543A JPS5984543A JP57194717A JP19471782A JPS5984543A JP S5984543 A JPS5984543 A JP S5984543A JP 57194717 A JP57194717 A JP 57194717A JP 19471782 A JP19471782 A JP 19471782A JP S5984543 A JPS5984543 A JP S5984543A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
- H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
-
- H—ELECTRICITY
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- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
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- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、高集積化したバイポーラ集積回路装置（以
下、バイポーラＩＣという。）およびその製造方法に関
する。
下、バイポーラＩＣという。）およびその製造方法に関
する。
メモリあるいはロジックを構成するバイポーラＩＣにあ
っては、従来一般にアイソプレーナ構造が採られ、シリ
コン基板上のエピタキシャル成長半導体層は側面が選択
酸化膜によって、また底面が拡散による埋込み層によっ
てそれぞれ電気的に分離され、この電気的に分離された
半導体層の領域内に、表面からエミッタ、ベース、コレ
クタの順に配置されたトランジスタその他の半導体素子
が形成されていた。
っては、従来一般にアイソプレーナ構造が採られ、シリ
コン基板上のエピタキシャル成長半導体層は側面が選択
酸化膜によって、また底面が拡散による埋込み層によっ
てそれぞれ電気的に分離され、この電気的に分離された
半導体層の領域内に、表面からエミッタ、ベース、コレ
クタの順に配置されたトランジスタその他の半導体素子
が形成されていた。
そして、このようなバイポーラＩＣの構成要素である１
−ランジスタとしては、コレクタ・コンタクト分離構造
のもの、すなわちコレクタ・コンタクト部分とベース領
域との境目部分に、両者を分離するためのコレクタ・コ
ンタクト分離領域を有するものが主流を占めていた。こ
れは、コレクタ・コンタク１−分１１１１ ％’Ｑ造の
ものが、コレクタ・コンタクト分離領域をもたないコレ
クタ・コンタクト非分離構造のものと比べて、次のよう
な二点で優れているからである。
−ランジスタとしては、コレクタ・コンタクト分離構造
のもの、すなわちコレクタ・コンタクト部分とベース領
域との境目部分に、両者を分離するためのコレクタ・コ
ンタクト分離領域を有するものが主流を占めていた。こ
れは、コレクタ・コンタク１−分１１１１ ％’Ｑ造の
ものが、コレクタ・コンタクト分離領域をもたないコレ
クタ・コンタクト非分離構造のものと比べて、次のよう
な二点で優れているからである。
一つは、コレクタ・コンタクト部分への不純物拡散に伴
なう素子特性上の問題を回避しうる点である。コレクタ
・コンタク１へ部分については、引出し電極との関係で
オーミックコンタクトをなすほかに、埋込み層に到達さ
せなければならず、したがって、そこへ導入すべき不純
物としてリンのような拡散係数の大きいものを利用せざ
るをえない。ところがその場合、拡散領域の周辺にミス
・フィン１〜転位が生じ、それが起因してコレクターベ
ース間にリークが生じやすいのであるが１分離構造のも
のは、コレクタ・コンタクト分離領域によってそれを回
避できるのである。
なう素子特性上の問題を回避しうる点である。コレクタ
・コンタク１へ部分については、引出し電極との関係で
オーミックコンタクトをなすほかに、埋込み層に到達さ
せなければならず、したがって、そこへ導入すべき不純
物としてリンのような拡散係数の大きいものを利用せざ
るをえない。ところがその場合、拡散領域の周辺にミス
・フィン１〜転位が生じ、それが起因してコレクターベ
ース間にリークが生じやすいのであるが１分離構造のも
のは、コレクタ・コンタクト分離領域によってそれを回
避できるのである。
また一つは、セルファライメン１〜加工が可能である点
である。非分離構造のものでは、マスク合わせの関係か
らコレクタ・コンタクトの電極引出し部分がばらつくの
で、コレクターベース間の耐圧がばらつきやすいが、分
離構造のものにはその問題がない１゜ しかし一方において、上述したコレクタ・コンタクト分
離構造のものには、より高い隻積度を得るという点で難
点があった。すなわち、従来では、前記コレクタ・コン
タクト分離領域は選択酸化膜によって構成されており、
その選択酸化膜が、前記半導体層を電気的に分離するた
めの側面の分離領域と同時に形成されていたため、選択
酸化によるいわゆるバーズ・ピーク等の問題が判然と生
じていたのである。
である。非分離構造のものでは、マスク合わせの関係か
らコレクタ・コンタクトの電極引出し部分がばらつくの
で、コレクターベース間の耐圧がばらつきやすいが、分
離構造のものにはその問題がない１゜ しかし一方において、上述したコレクタ・コンタクト分
離構造のものには、より高い隻積度を得るという点で難
点があった。すなわち、従来では、前記コレクタ・コン
タクト分離領域は選択酸化膜によって構成されており、
その選択酸化膜が、前記半導体層を電気的に分離するた
めの側面の分離領域と同時に形成されていたため、選択
酸化によるいわゆるバーズ・ピーク等の問題が判然と生
じていたのである。
したがって、この発明の目的は、コレクタ・コンタクト
分離構造のものがもつ利点を主力＼しつつ、それがもつ
集積度上の難点を解決することしこある。
分離構造のものがもつ利点を主力＼しつつ、それがもつ
集積度上の難点を解決することしこある。
以下、添付図面を参照しながら、この発明の内容を明ら
かにする。
かにする。
第１図はこの発明によるバイポーラＩＣの一実施例を示
す断面図である。
す断面図である。
シリコン半導体母体１００は、Ｐ形のシリコン半導体母
体１の上にＮ１形の埋込み層２と、Ｎ−形のエピタキシ
ャル成長シリコン半導体Ｍ３とを有している。また、シ
リコン半導体母体１００しこは、母体１００自体の選択
酸化による厚Ｖ）酸化膜４があり、酸化膜４はＮ＋形の
埋込み層２を囲み、かつ埋込み層２にほぼ達する深さで
あって、その下にはＰ＋形のチャンネルストツノ＜５が
埋め込まれている。したがって、半導体母体１００上の
半導体層３は、側面が厚い酸化膜４によって、底面が埋
込み層２と半導体基板１とのＰＮ接合番こよってそれぞ
れ電気的に分離されている。
体１の上にＮ１形の埋込み層２と、Ｎ−形のエピタキシ
ャル成長シリコン半導体Ｍ３とを有している。また、シ
リコン半導体母体１００しこは、母体１００自体の選択
酸化による厚Ｖ）酸化膜４があり、酸化膜４はＮ＋形の
埋込み層２を囲み、かつ埋込み層２にほぼ達する深さで
あって、その下にはＰ＋形のチャンネルストツノ＜５が
埋め込まれている。したがって、半導体母体１００上の
半導体層３は、側面が厚い酸化膜４によって、底面が埋
込み層２と半導体基板１とのＰＮ接合番こよってそれぞ
れ電気的に分離されている。
こうして分離された素子形成領域６には、表面からＮ＋
形のエミッタ領域７、Ｐ形のベース領域８およびＮ形の
コレクタ領域９の順に配置されたバイポーラ１〜ランジ
スタが形成されている。これら各領域７，８．９には、
図示しないアルミニウム電極がオーミックコンタクトさ
れているが、コレクタ領域９についてはＮ＋形のコレク
タ・コンタクト部分１０を通して行なわれる。
形のエミッタ領域７、Ｐ形のベース領域８およびＮ形の
コレクタ領域９の順に配置されたバイポーラ１〜ランジ
スタが形成されている。これら各領域７，８．９には、
図示しないアルミニウム電極がオーミックコンタクトさ
れているが、コレクタ領域９についてはＮ＋形のコレク
タ・コンタクト部分１０を通して行なわれる。
ここで、半導体母体１００上、Ｎ＋形のコレクタ・コン
タクト部分１０とベース領域９との境目部分にはコレク
タ・コンタクト分離領域１１が設けられている。コレク
タ・コンタクト分離領域１１は前記分離領域４と同様に
半導体母体１００の選択酸化による酸化膜によって構成
されているが、その厚さは薄い。その厚さは１分離領域
４の酸化膜がたとえば１．５μｍ程度であるのに対し、
たとえば４０００〜５０００Ａ程度である。コレクタ・
コンタクト分離領域１１の酸化膜は前述したミス・フィ
ツト転位を防止しうるだけの厚さをもっていることが必
要であり、通常ベース領域８と同程度の深さに設定され
る。
タクト部分１０とベース領域９との境目部分にはコレク
タ・コンタクト分離領域１１が設けられている。コレク
タ・コンタクト分離領域１１は前記分離領域４と同様に
半導体母体１００の選択酸化による酸化膜によって構成
されているが、その厚さは薄い。その厚さは１分離領域
４の酸化膜がたとえば１．５μｍ程度であるのに対し、
たとえば４０００〜５０００Ａ程度である。コレクタ・
コンタクト分離領域１１の酸化膜は前述したミス・フィ
ツト転位を防止しうるだけの厚さをもっていることが必
要であり、通常ベース領域８と同程度の深さに設定され
る。
このように、この発明では厚い酸化膜４と薄い酸化膜１
１との二種類の酸化膜を有し、そのため、一般には二回
の選択酸化処理を伴なう。その場合、いずれの酸化膜４
，１１を先に形成することもできるが、選択酸化に用い
る耐酸化性マスクを共用できるという点から、厚い酸化
膜４を先に形成し、その後に薄い酸化膜１１を形成する
ようにするのが好ましい。
１との二種類の酸化膜を有し、そのため、一般には二回
の選択酸化処理を伴なう。その場合、いずれの酸化膜４
，１１を先に形成することもできるが、選択酸化に用い
る耐酸化性マスクを共用できるという点から、厚い酸化
膜４を先に形成し、その後に薄い酸化膜１１を形成する
ようにするのが好ましい。
そこで次に、第１図に示すバイポーラＩＣを得るのに好
適な製造方法について説明する。
適な製造方法について説明する。
まず、Ｐ形シリコン半導体基板１の表面に、公知の方法
によりＮ＋形の埋込み層２を選択的に形成し、ついで分
離領域に対応する部分にチャンネルストッパとなるＰ＋
形の埋込み層５を形成し。
によりＮ＋形の埋込み層２を選択的に形成し、ついで分
離領域に対応する部分にチャンネルストッパとなるＰ＋
形の埋込み層５を形成し。
その後半導体基板１上に厚さ１μｍ程度のＮ−形のエピ
タキシャル成長シリコン半導体層３を堆積する。こうし
て得たものが、シリコン半導体母体１００である（第２
Ａ図）。
タキシャル成長シリコン半導体層３を堆積する。こうし
て得たものが、シリコン半導体母体１００である（第２
Ａ図）。
次に、シリコン半導体母体１００の表面全体を酸化処理
することにより厚さ５００Ａ程度のシリコン酸化膜１２
、ついでシリコン酸化膜１２の上にＣＶＤ法により厚さ
１４００Ａ程度のシリコンナイトライド膜１３を順次形
成し、こ］しら］シリコンナイトクライド膜１３−シリ
コン酸化膜１のうち、分離領域に対応する部分を選択的
に除去する（第２Ｂ図）。そして、部分的に残したシリ
コンナイトライド膜１３を耐酸化性マスクとした選択酸
化技術によって、たとえば厚さ１．５μｍ前後の厚い酸
化膜４を形成する（第２ｃ図）。
することにより厚さ５００Ａ程度のシリコン酸化膜１２
、ついでシリコン酸化膜１２の上にＣＶＤ法により厚さ
１４００Ａ程度のシリコンナイトライド膜１３を順次形
成し、こ］しら］シリコンナイトクライド膜１３−シリ
コン酸化膜１のうち、分離領域に対応する部分を選択的
に除去する（第２Ｂ図）。そして、部分的に残したシリ
コンナイトライド膜１３を耐酸化性マスクとした選択酸
化技術によって、たとえば厚さ１．５μｍ前後の厚い酸
化膜４を形成する（第２ｃ図）。
こうして厚い酸化膜４からなる分離領域を形成した後、
マ、スフとして用いたシリコンナイトライド膜１３のう
ち、コレクタ・コンタクト分離領域に対応する部分を熱
リン酸によるエツチング等によって再び選択的に除去す
る（第２Ｄ図）。
マ、スフとして用いたシリコンナイトライド膜１３のう
ち、コレクタ・コンタクト分離領域に対応する部分を熱
リン酸によるエツチング等によって再び選択的に除去す
る（第２Ｄ図）。
次に、そのシリコンティ１ヘライド膜１３をマスクとし
て、たとえば厚さ４０００Ａ程度の薄い酸化膜１１を形
成する（第２Ｅ図）。
て、たとえば厚さ４０００Ａ程度の薄い酸化膜１１を形
成する（第２Ｅ図）。
その後は、公知の方法によって半導体層３にＮ＋形のコ
レクタ・コンタクト部分１ｏおよびＰ形（７） ベース
領域８を形成した後、表面にシリコン酸化膜などのパッ
シベーション膜（図示せず）を形成し、さらにＮ＋形の
エミッタ領域７、さらには図示しない、アルミニウム電
極および配線を設けて、第１図に示すようなバイポーラ
ＩＣ，を完成する。ここで、Ｎ＋形のコレクタ・コンタ
クト部分１０およびＰ形のベース領域８の形成にはイオ
ン打込み法を利用することもできるが、その場合酸化膜
４，１１をイオン打込みに刻するマスクの一部として利
用できるので、いわゆるセルフアライメントが可能であ
る。
レクタ・コンタクト部分１ｏおよびＰ形（７） ベース
領域８を形成した後、表面にシリコン酸化膜などのパッ
シベーション膜（図示せず）を形成し、さらにＮ＋形の
エミッタ領域７、さらには図示しない、アルミニウム電
極および配線を設けて、第１図に示すようなバイポーラ
ＩＣ，を完成する。ここで、Ｎ＋形のコレクタ・コンタ
クト部分１０およびＰ形のベース領域８の形成にはイオ
ン打込み法を利用することもできるが、その場合酸化膜
４，１１をイオン打込みに刻するマスクの一部として利
用できるので、いわゆるセルフアライメントが可能であ
る。
以上のように、この発明では、コレクタ・コンタクト部
分１０とベース領域８とを分離するためのコレクタ・コ
ンタクト分離領域１１として、素子形成領域６を区画す
る分に領域４と比べて尊い酸化膜を用いているので、コ
レクタ・コンタクト分離構造のものがもつ利点を生かし
つつ、集積度をもより一層向上させることができる。な
ぜなら、選択酸化によるバーズ・ピークの長さは、形成
する酸化膜の厚さに依存し、厚さを薄くすることによっ
てバーズ・ピークを短かくすることができ、したがって
その分だけ集積度を向上できるからである。また分離領
域４を形成するための選択酸化にあっては、段差低減の
ため通常予めシリコンのエツチング処理がなされるため
、コレクタ・コンタクト分離領域の部分にある程度余裕
をもたせることを要するが、この発明においては、コレ
クタ・コンタク１へ分離領域の部分について、そのよう
な予備的なエツチング処理が不要となるので、その観点
からもコレクタ・コンタクト分離領域の占有面積を小さ
くすることができる。
分１０とベース領域８とを分離するためのコレクタ・コ
ンタクト分離領域１１として、素子形成領域６を区画す
る分に領域４と比べて尊い酸化膜を用いているので、コ
レクタ・コンタクト分離構造のものがもつ利点を生かし
つつ、集積度をもより一層向上させることができる。な
ぜなら、選択酸化によるバーズ・ピークの長さは、形成
する酸化膜の厚さに依存し、厚さを薄くすることによっ
てバーズ・ピークを短かくすることができ、したがって
その分だけ集積度を向上できるからである。また分離領
域４を形成するための選択酸化にあっては、段差低減の
ため通常予めシリコンのエツチング処理がなされるため
、コレクタ・コンタクト分離領域の部分にある程度余裕
をもたせることを要するが、この発明においては、コレ
クタ・コンタク１へ分離領域の部分について、そのよう
な予備的なエツチング処理が不要となるので、その観点
からもコレクタ・コンタクト分離領域の占有面積を小さ
くすることができる。
なお、この発明はバイポーラＩＣに広く適用できるが、
特にメモリにおいて大きな効果を得ることができる。
特にメモリにおいて大きな効果を得ることができる。
第１図はこの発明の一実施例を示す断面図、第２Ａ〜第
２Ｅ図は第１図に示すバイポーラＩＣの製造方法の好適
例を示す工程図である。 １００・・・半導体母体、１・・・半導体基板、２・・
・埋込み層、３・・・半導体層、４・・・厚い酸化膜（
分離領域）、６素子形成領域、７・・・エミッタ領域、
８・・・ベース領域、９・・・コレクタ領域、１０・・
・コレクタ・コンタクト部分、１１薄い酸化膜（コ第
１ 図 第２Ａ図 ）Ｚ Ｂｊｌ） 第２Ｃ図
２Ｅ図は第１図に示すバイポーラＩＣの製造方法の好適
例を示す工程図である。 １００・・・半導体母体、１・・・半導体基板、２・・
・埋込み層、３・・・半導体層、４・・・厚い酸化膜（
分離領域）、６素子形成領域、７・・・エミッタ領域、
８・・・ベース領域、９・・・コレクタ領域、１０・・
・コレクタ・コンタクト部分、１１薄い酸化膜（コ第
１ 図 第２Ａ図 ）Ｚ Ｂｊｌ） 第２Ｃ図
Claims (1)
- 【特許請求の範囲】 １、半導体基板の一面にそれとは逆導電形の半導体層を
有する半導体母体があり、この半導体母体上の半導体層
は、側面が半導体母体の選択酸化による酸化膜からなる
分離領域によって、底面が埋込み層と前記半導体基板と
のＰＮ接合によってそれぞれ電気的に分離され複数の素
子形成領域に区画されてお、す、この素子形成領域内に
、表面からエミッタ、ベース、コレクタの順に配置され
たトランジスタを具備し、しかも次のような（Ａ）およ
び（Ｂ）の各要件を充足することを特徴とするバイポー
ラ集積回路装置。 （Ａ）、前記素子形成領域内に、コレクタ・コンタクト
部分とベース領域との境目部分にコレクタ・コンタクト
分離領域が設けられていること。 （Ｂ）、前記コレクタ・コンタク１へ分離領域は前記半
導体母体の選択酸化による酸化膜によって構成され、そ
の酸化膜の厚さが前記分離領域の酸化膜のそれよりも薄
いこと。 ２、前記トランジスタはＮＰＮｔ−ランジスタであり、
Ｎ＋形のコレクタ・コンタクト部分の不純物がリンであ
る特許請求の範囲第１項記載のバイポーラ集積回路装置
。 ３、前記コレクタ・コンタクト分離領域の酸化膜は、前
記コレクタ・コンタクト部分への不純物の導入によるミ
ス・フィツト転位を防止しうるだけの厚さをもっている
特許請求の範囲第１項あるいは第２項記載のバイポーラ
集積回路装置。 ４、半導体基板の一面に埋込み層を介して前記半導体基
板とは逆導電形の半導体層を有する半導体母体を用意し
、この半導体母体上、半導体素子を形成しない非能動領
域の表面部分に、耐酸化性マスクを用いた選択酸化技術
によって分離領域を形成し、その後この分離領域によっ
て区画されたー素子形成領域内に、コレクタ・コンタク
ト部分とベース領域との境目部分に対応する位置に前記
半導体母体の選択酸化によるコレクタ・コンタクト分離
領域を前記分離領域よりも少なくとも薄く形成し、さら
にその後その素子形成領域に、表面からエミッタ、ベー
ス、コレクタの順に配置された１ヘランジスタを形成す
ることを特徴とするバイポーラ集積回路装置の製造方法
。 ５、前記分離領域形成のための耐酸化性マスクは、その
後に行なうコレクタ・コンタクト分離領域形成時にも耐
酸化性マスクとして共用されるものである特許請求の範
囲第４項記載のバイポーラ集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194717A JPS5984543A (ja) | 1982-11-08 | 1982-11-08 | バイポ−ラ集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194717A JPS5984543A (ja) | 1982-11-08 | 1982-11-08 | バイポ−ラ集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5984543A true JPS5984543A (ja) | 1984-05-16 |
Family
ID=16329070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57194717A Pending JPS5984543A (ja) | 1982-11-08 | 1982-11-08 | バイポ−ラ集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984543A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6266645A (ja) * | 1985-09-18 | 1987-03-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5097308A (en) * | 1990-03-13 | 1992-03-17 | General Instrument Corp. | Method for controlling the switching speed of bipolar power devices |
-
1982
- 1982-11-08 JP JP57194717A patent/JPS5984543A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6266645A (ja) * | 1985-09-18 | 1987-03-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5097308A (en) * | 1990-03-13 | 1992-03-17 | General Instrument Corp. | Method for controlling the switching speed of bipolar power devices |
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