JPH0682784B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0682784B2 JPH0682784B2 JP63016214A JP1621488A JPH0682784B2 JP H0682784 B2 JPH0682784 B2 JP H0682784B2 JP 63016214 A JP63016214 A JP 63016214A JP 1621488 A JP1621488 A JP 1621488A JP H0682784 B2 JPH0682784 B2 JP H0682784B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- transistor
- substrate potential
- potential supply
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、チャネル領域を形成する半導体装置に関する
ものである。
ものである。
従来のMOS型トランジスタの電源配線材よりソース電位
及び基板電位の供給に於いては、第５図に示す様に基板
電位供給領域を作成するために必要とする領域513をゲ
ート材503と重複することがない様に設定し、トランジ
スタ作成領域501と513の重複部分すなわちソース領域50
9内に基板電位供給領域502を実現し、電源配線材517よ
り、コンタクト514、516を介してソース領域へ、コンタ
クト515を介して基板電位供給領域へ電位を供給する構
成、若しくは、第６図に示す様に基板電位供給領域を作
成するために拡散工程において必要とする領域613を、
トランジスタ作成領域601と完全に分離して基板電位供
給領域602を実現し、電源配線材617より、コンタクト61
4、616を介してソース領域へ、コンタクト615を介して
基板電位供給領域へ電位を供給する構成であった。
及び基板電位の供給に於いては、第５図に示す様に基板
電位供給領域を作成するために必要とする領域513をゲ
ート材503と重複することがない様に設定し、トランジ
スタ作成領域501と513の重複部分すなわちソース領域50
9内に基板電位供給領域502を実現し、電源配線材517よ
り、コンタクト514、516を介してソース領域へ、コンタ
クト515を介して基板電位供給領域へ電位を供給する構
成、若しくは、第６図に示す様に基板電位供給領域を作
成するために拡散工程において必要とする領域613を、
トランジスタ作成領域601と完全に分離して基板電位供
給領域602を実現し、電源配線材617より、コンタクト61
4、616を介してソース領域へ、コンタクト615を介して
基板電位供給領域へ電位を供給する構成であった。
しかし、前述の従来技術では、安定したトランジスタ特
性を得るためには、ゲート電極と基板電位供給領域とが
平面的に重ならないようにする必要があった。そのため
に、製造装置の合わせ余裕を考慮して、ゲート電極と基
板電位供給領域との距離を離していた。そのために、半
導体素子によって実現される半導体集積回路に於いて論
理を実現させる為に直接必要としないが、素子特性向上
の為には無視できない基板電位供給領域の不規則かつ冗
長的な配置が面積の増大を招き、より集積度の高い半導
体集積回路の実現を困難なものとしていた。
性を得るためには、ゲート電極と基板電位供給領域とが
平面的に重ならないようにする必要があった。そのため
に、製造装置の合わせ余裕を考慮して、ゲート電極と基
板電位供給領域との距離を離していた。そのために、半
導体素子によって実現される半導体集積回路に於いて論
理を実現させる為に直接必要としないが、素子特性向上
の為には無視できない基板電位供給領域の不規則かつ冗
長的な配置が面積の増大を招き、より集積度の高い半導
体集積回路の実現を困難なものとしていた。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、論理実現上、不要な領域の縮小
及び、安定した基板電位供給が可能な半導体装置を提供
することである。
の目的とするところは、論理実現上、不要な領域の縮小
及び、安定した基板電位供給が可能な半導体装置を提供
することである。
本発明の半導体装置は、 ａ）MOS型トランジスタにおいて、連続するチャネル領
域の少なくとも一部分に於てソース、ドレインを形成す
る領域を削除した非トランジスタ領域を存在させ、非ト
ランジスタ領域にドレイン領域とは分離して基板電位供
給領域を構成する。
域の少なくとも一部分に於てソース、ドレインを形成す
る領域を削除した非トランジスタ領域を存在させ、非ト
ランジスタ領域にドレイン領域とは分離して基板電位供
給領域を構成する。
上記の構成による半導体装置においては、非トランジス
タ領域に基板電位供給領域を置くことにより、たとえ、
ゲート電極と基板電位供給領域とが平面的に重なったと
しても、トランジスタの安定性にはなんら影響を与えな
い。従って製造装置の合わせ余裕を考慮して、ゲート電
極と基板電位供給領域との距離を離す必要がないので、
論理実現上不要な領域の縮小が可能となると共に、ゲー
ト材のより近傍に基板電位が供給されるため半導体装置
特性の向上となる。
タ領域に基板電位供給領域を置くことにより、たとえ、
ゲート電極と基板電位供給領域とが平面的に重なったと
しても、トランジスタの安定性にはなんら影響を与えな
い。従って製造装置の合わせ余裕を考慮して、ゲート電
極と基板電位供給領域との距離を離す必要がないので、
論理実現上不要な領域の縮小が可能となると共に、ゲー
ト材のより近傍に基板電位が供給されるため半導体装置
特性の向上となる。
本発明の半導体装置を実施例に基づき詳細に説明する。
本発明の半導体装置は、基本的に第１図（ａ）である。
第１図（ｂ）は、第１図（ａ）の一点破線ａによる断面
図、第１図（ｃ）は、第１図（ａ）の一点破線ｂによる
断面図である。
第１図（ｂ）は、第１図（ａ）の一点破線ａによる断面
図、第１図（ｃ）は、第１図（ａ）の一点破線ｂによる
断面図である。
第１図（ａ）の１及び２は、半導体基板上にトランジス
タ及び基本電位供給領域を形成するために基板全面に形
成された酸化膜が除去される領域、３はゲート材が形成
される領域である。４はトランジスタのソース領域及び
ドレイン領域を形成する拡散工程において、マスク合せ
の余裕を考慮に入れた場合必要とされる領域である。よ
って第１図（ａ）に於いて１と３が重複しない部分５が
非チャネル領域、重複した部分６及び７がチャネル領
域、９及び11がソース領域、10及び12がドレイン領域と
なり、２個のトランジスタが基板電位供給領域２と接続
することなく存在することになる。これらのトランジス
タは、ドレイン接続領域８によって接続されている。13
は、基板電位供給領域を形成する拡散工程において、マ
スク合せの余裕を考慮に入れた場合必要とされる領域で
あって本領域はドレイン接続領域８に重複しないように
設定され、拡散工程を経て２は基板電位供給領域とな
る。それぞれのトランジスタのソース領域９及び11へ
は、コンタクト14及び16を介して電源配線材17より電位
が供給され、基板電位供給領域２へは、コンタクト15を
介して電源配線材17より電位が供給される。ドレイン領
域12はコンタクト19を介してドレイン電極材18に接続さ
れ素子外へ引き出される。
タ及び基本電位供給領域を形成するために基板全面に形
成された酸化膜が除去される領域、３はゲート材が形成
される領域である。４はトランジスタのソース領域及び
ドレイン領域を形成する拡散工程において、マスク合せ
の余裕を考慮に入れた場合必要とされる領域である。よ
って第１図（ａ）に於いて１と３が重複しない部分５が
非チャネル領域、重複した部分６及び７がチャネル領
域、９及び11がソース領域、10及び12がドレイン領域と
なり、２個のトランジスタが基板電位供給領域２と接続
することなく存在することになる。これらのトランジス
タは、ドレイン接続領域８によって接続されている。13
は、基板電位供給領域を形成する拡散工程において、マ
スク合せの余裕を考慮に入れた場合必要とされる領域で
あって本領域はドレイン接続領域８に重複しないように
設定され、拡散工程を経て２は基板電位供給領域とな
る。それぞれのトランジスタのソース領域９及び11へ
は、コンタクト14及び16を介して電源配線材17より電位
が供給され、基板電位供給領域２へは、コンタクト15を
介して電源配線材17より電位が供給される。ドレイン領
域12はコンタクト19を介してドレイン電極材18に接続さ
れ素子外へ引き出される。
第１図（ａ）をPMOSトランジスタの素子シンボルを用い
て説明した回路図が第２図である。尚、第２図の抵抗20
8は、第１図（ａ）のドレイン接続領域８の抵抗成分、2
05は非チャネル領域５のゲート材、202は基板電位供給
領域である。
て説明した回路図が第２図である。尚、第２図の抵抗20
8は、第１図（ａ）のドレイン接続領域８の抵抗成分、2
05は非チャネル領域５のゲート材、202は基板電位供給
領域である。
以上の実施例はあくまで一実施例であり、第１図（ａ）
に示す様に基板電位供給領域２がソース領域９及び11よ
り完全に分離したものであるが、第３図に示す様にトラ
ンジスタ作成領域301において、基板電位供給領域302
に、ソース領域309、311が接続したもの、又、第４図に
示す様に複数の非チャネル領域、ドレイン接続領域、基
板電位供給領域を有するものに於ても同様の効果がみら
れる。
に示す様に基板電位供給領域２がソース領域９及び11よ
り完全に分離したものであるが、第３図に示す様にトラ
ンジスタ作成領域301において、基板電位供給領域302
に、ソース領域309、311が接続したもの、又、第４図に
示す様に複数の非チャネル領域、ドレイン接続領域、基
板電位供給領域を有するものに於ても同様の効果がみら
れる。
本発明は以上説明した様に、MOS型トランジスタに於い
て、連続するチャネル領域の少くとも一部分に於いてソ
ース、ドレインを形成する領域を削除した非トランジス
タ領域を存在させ、非トランジスタ領域にドレイン領域
とは分離して基板電位供給領域を形成することにより、
ゲート材の近傍に基板電位供給領域を形成する事が可能
となり論理実現上、直接必要としないが、装置特性上重
要な本領域による面積の増大をおさえると共に安定した
基板電位の供給が可能となる。即ち、本発明では、連続
するチャネル領域の少なくとも一部分において、ソー
ス、ドレインを形成する領域を削除した非トランジスタ
領域を存在させ、非トランジスタ領域にドレイン領域と
は分離して基板電位供給領域を構成することにより、実
質的なゲート幅は、チャネル領域６、７上に存在するゲ
ート材３の長さの和となる。このために基板電位供給領
域とゲート材とが重なり合っても実質的なゲート幅は、
なんら影響を受けない。従って製造装置の合わせ余裕を
考慮する必要がないので微細化が図れるとともに、トラ
ンジスタ特性の安定化を図ることができるという効果を
有することができる。
て、連続するチャネル領域の少くとも一部分に於いてソ
ース、ドレインを形成する領域を削除した非トランジス
タ領域を存在させ、非トランジスタ領域にドレイン領域
とは分離して基板電位供給領域を形成することにより、
ゲート材の近傍に基板電位供給領域を形成する事が可能
となり論理実現上、直接必要としないが、装置特性上重
要な本領域による面積の増大をおさえると共に安定した
基板電位の供給が可能となる。即ち、本発明では、連続
するチャネル領域の少なくとも一部分において、ソー
ス、ドレインを形成する領域を削除した非トランジスタ
領域を存在させ、非トランジスタ領域にドレイン領域と
は分離して基板電位供給領域を構成することにより、実
質的なゲート幅は、チャネル領域６、７上に存在するゲ
ート材３の長さの和となる。このために基板電位供給領
域とゲート材とが重なり合っても実質的なゲート幅は、
なんら影響を受けない。従って製造装置の合わせ余裕を
考慮する必要がないので微細化が図れるとともに、トラ
ンジスタ特性の安定化を図ることができるという効果を
有することができる。
第１図（ａ）は実施例を示す構成図、第１図（ｂ）、
（ｃ）は、第１図（ａ）の断面図。 第２図は、第１図（ａ）をPMOS型トランジスタとした場
合の回路図。 第３図、第４図は他の実施例を示す図。 第５図、第６図は従来の技術による構成図である。 １、301、401、501、601……トランジスタ作成領域 ２、302、402、502、602……基板電位供給領域 ３、503、603……ゲート材 ４、404……ソース、ドレインを作成する拡散工程にお
いて必要とする領域 ５、405……非チャネル領域 ６、７……チャネル領域 ８、408……ドレイン接続領域 ９、11、309、311、509、609……ソース領域 10、12、510、610……ドレイン領域 13、313、413、513、613……基板電位供給領域を作成す
る拡散工程において必要とする領域 14〜16、19、514〜516、614〜616……コンタクト 17、317、417、517、617……電源配線材 18……ドレイン電極材 21〜23、25……酸化膜 24……ゲート酸化膜 26……半導体基板 27……非トランジスタ領域 202……基板｛第１図（ａ）の２に対応｝ 209、211……ソース 210、212……ドレイン 206、207……ゲート 208……第１図（ａ）のドレイン接続領域による抵抗成
分 205……第１図（ａ）の非チャネル領域５上のゲート材
（ｃ）は、第１図（ａ）の断面図。 第２図は、第１図（ａ）をPMOS型トランジスタとした場
合の回路図。 第３図、第４図は他の実施例を示す図。 第５図、第６図は従来の技術による構成図である。 １、301、401、501、601……トランジスタ作成領域 ２、302、402、502、602……基板電位供給領域 ３、503、603……ゲート材 ４、404……ソース、ドレインを作成する拡散工程にお
いて必要とする領域 ５、405……非チャネル領域 ６、７……チャネル領域 ８、408……ドレイン接続領域 ９、11、309、311、509、609……ソース領域 10、12、510、610……ドレイン領域 13、313、413、513、613……基板電位供給領域を作成す
る拡散工程において必要とする領域 14〜16、19、514〜516、614〜616……コンタクト 17、317、417、517、617……電源配線材 18……ドレイン電極材 21〜23、25……酸化膜 24……ゲート酸化膜 26……半導体基板 27……非トランジスタ領域 202……基板｛第１図（ａ）の２に対応｝ 209、211……ソース 210、212……ドレイン 206、207……ゲート 208……第１図（ａ）のドレイン接続領域による抵抗成
分 205……第１図（ａ）の非チャネル領域５上のゲート材
Claims (1)
- 【請求項１】絶縁ゲート電界効果型トランジスタを有す
る半導体装置において、連続した配線中に形成され互い
に離間した第一ゲート電極及び第二ゲート電極、前記第
一ゲート電極横の半導体基板に設けられた第一ソース領
域及び第一ドレイン領域からなる第一領域、前記第二ゲ
ート電極横の前記半導体基板に設けられた第二ソース領
域及び第二ドレイン領域からなる第二領域、前記第一領
域、前記第二領域及び前記第一ゲート電極と前記第二ゲ
ート電極の間に存在する前記配線とに囲まれた非トラン
ジスタ領域、前記非トランジスタ領域としての前記半導
体基板に設けられた基板電位供給領域を有することを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63016214A JPH0682784B2 (ja) | 1988-01-27 | 1988-01-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63016214A JPH0682784B2 (ja) | 1988-01-27 | 1988-01-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01191464A JPH01191464A (ja) | 1989-08-01 |
| JPH0682784B2 true JPH0682784B2 (ja) | 1994-10-19 |
Family
ID=11910275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63016214A Expired - Lifetime JPH0682784B2 (ja) | 1988-01-27 | 1988-01-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682784B2 (ja) |
-
1988
- 1988-01-27 JP JP63016214A patent/JPH0682784B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01191464A (ja) | 1989-08-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR19990066747A (ko) | 반도체 장치 | |
| KR100197989B1 (ko) | 정전기 보호회로를 구비한 반도체장치 | |
| WO1993021659A1 (en) | Semiconductor devices with a double gate | |
| KR920007448B1 (ko) | 반도체장치 및 그 제조방법 | |
| JP3701756B2 (ja) | 半導体装置 | |
| US5434436A (en) | Master-slice type semiconductor integrated circuit device having multi-power supply voltage | |
| KR940004455B1 (ko) | Cmos 반도체 집적 회로 장치 | |
| JP2997179B2 (ja) | パワーｍｏｓトランジスタ | |
| JP2005244077A (ja) | 半導体装置 | |
| JPS6119174A (ja) | 半導体装置 | |
| JP2978504B2 (ja) | Ｍｏｓトランジスタ | |
| JP2911345B2 (ja) | 半導体集積回路装置 | |
| JPH0412032B2 (ja) | ||
| JPH08222640A (ja) | 半導体集積回路装置 | |
| JPS6036110B2 (ja) | 半導体装置 | |
| JP3218437B2 (ja) | 半導体集積回路装置 | |
| JPH0636596Y2 (ja) | Ｃｍｏｓ半導体装置 | |
| JPH03283566A (ja) | 半導体装置 | |
| WO2008012899A1 (fr) | Dispositif de circuit à semi-conducteurs, système de dispositif de circuit à semi-conducteurs et procédé de fabrication pour le dispositif de circuit à semi-conducteurs | |
| JP2001015719A (ja) | ゲートアレイ | |
| JPH01191464A (ja) | 半導体装置 | |
| JPH05198680A (ja) | 半導体集積回路装置 | |
| JP2525142B2 (ja) | 半導体集積回路 | |
| JPH0758762B2 (ja) | 相補ｍｏｓ形半導体集積回路装置 | |
| JPH0831533B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081019 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081019 Year of fee payment: 14 |