JPH0682811B2 - 集積回路高電圧分配方法及び装置 - Google Patents

集積回路高電圧分配方法及び装置

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JPH0682811B2
JPH0682811B2 JP6440183A JP6440183A JPH0682811B2 JP H0682811 B2 JPH0682811 B2 JP H0682811B2 JP 6440183 A JP6440183 A JP 6440183A JP 6440183 A JP6440183 A JP 6440183A JP H0682811 B2 JPH0682811 B2 JP H0682811B2
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Description

【発明の詳細な説明】 （技術分野） 本発明は、集積回路高電圧分配及び制御装置並びに比較
的高い電圧の信号を利用して作動するプログラム可能な
不揮発性メモリ及び論理装置等の集積回路に関する。本
発明は、また、集積化されたフローテイング・ゲート回
路メモリ素子を組込んだ電気的に書き換え可能な不揮発
性プログラム可能リード・オンリ・メモリ装置（EEPRO
M）等の集積回路に有用な方法及び装置で、メモリ素子
を電気的に書き換えるために使用する比較的高い電圧が
外部の高電圧源ではなくて、「オン・チツプ」（集積回
路の内部で）で発生されるものに関する。
（背景技術） EEPROMメモリ回路は、一般に、比較的低い電圧論理レベ
ルの電位、代表的には５ボルトを使用して読み出され
る。しかし、フローテイング・ゲート技術を使用する各
種の不揮発性メモリは、メモリ素子の書き込み及び消去
に比較的高い電圧、例えば20〜25ボルトを使用する。こ
の高電圧は、プログラムされるべきメモリ・セル又はバ
イトに高電圧パルスを指向させるためのチツプ上のデコ
ーダ回路が大電流を必要とするために、従来「オン・チ
ツプ」（集積回路の外部で）で発生されていた。
MOSフローテイング・ゲート素子を組み込んだデバイス
は、電気的に書き換え可能で長期間のデータ保持を必要
とする装置に使用されている。フローテイング・ゲート
は、基板から電気的に分離されてはいるが基板に容量的
に結合されてMOSトランジスタのゲートを形成する導電
材料から成る島である。このフローテイング・ゲートに
電荷が存在するか否かによつてMOSトランジスタは導通
（オン）又は不導通（オフ）にされ、これによつてフロ
ーテイング・ゲート電荷の存在又は不存在に対応する２
進データ「１」又は「０」を記憶する。このフローテイ
ング・ゲートに信号電荷を導入し、またそれを除去する
手段は種々知られている。電荷が一旦ゲートに入れられ
ると、その電荷はほぼ永久的に保持される。その理由
は、フローテイング・ゲートは絶縁材料によつて完全に
取り囲まれ、その絶縁材料がフローテイング・ゲートの
放電に対する障壁として作用するからである。電荷は熱
電子注入及び／又はトンネル機構を使用してフローテイ
ング・ゲートに導入される。その電荷は、放射（紫外
線、Ｘ線）、アバランシエ注入又はトンネルによつてフ
ローテイング・ゲートから取り除くことができる。
改良された不揮発性メモリ素子及びアレイ、例えば米国
特許第4,274,012号、第4,300,212号、及び第4,314,265
号は、集積回路不揮発性メモリ素子のプログラム及び消
去のために比較的高い電圧を利用し、米国特許第4,263,
664号及び米国特許出願第71,498号（1979年８月31日出
願）の「Integrated Rise-Time Regulated V oltage Ge
nerator Systems」に記載されているように高いプラグ
ラム及び消去電圧をオン・チツプで発生する。
しかし、外部の論理レベル電源から高いプログラム電圧
をオン・チツプで発生する集積回路メモリにおける重要
な問題は、EEPROMにおいて高電圧でデコードするのに必
要な電流がオン・チツプ高電圧発生器から得られる電流
量を超えてしまうということである。例えば、オン・チ
ツプ・メモリ・アレイの各行に対し１つのデコーダが必
要で、全体で128又は256個のあるいはそれ以上のデコー
ダが必要になる。そのデコーダに使用される従来のスタ
テイツク論理は常にAC電流を流す負荷抵抗又はトランジ
スタを利用している。そのデコーダを128個も含む回路
は、例えば書き込み動作中には127個のデコーダを選択
的に「オフ」にするのにミリアンペア・オーダーの電流
が必要になる。もつと大きなメモリ・アレイならそれよ
りも多い電流が必要になる。しかし、オン・チツプの高
電圧発生器は非常に限定された電流容量しか有していな
い。例えば、典型的なオン・チツプのチヤージ・ポンプ
は約10マイクロアンペア程度の出力電流を供給すること
ができるが、これでは一般のメモリ・アドレス回路の電
流の条件に全く適合しない。
このように、オン・チツプの高電圧の電流容量が低いた
めに、電圧発生器の制限された容量で過負荷にならない
ように制御して高電圧出力を配分することができれば、
それは望ましいことである。従つて、メモリ・アレイの
個々のデコーダに実質的な電流負荷を要求せずに高電圧
を制御及び分配する集積回路装置が望まれる。そのよう
な装置は、メモリ・アレイをアドレスするデコーダを12
8又はそれ以上有する16K又はそれ以上のビツトのメモリ
程度の大きな不揮発性集積回路メモリに対し特に必要で
ある。
更に、高電圧配電及び制御装置は構成要素が最少で、占
有するレイアウト面積が小さいことが望ましい。このこ
とは、選択された回路素子に高電圧を分配するのに多く
のサブユニツトが使用されるので重要である。チツプの
サイズを小さくするためには、不揮発性メモリ・アレイ
の行及び／又は列ラインの狭い幅即ち「ピツチ」に適合
できることが必要である。
更に、高インピーダンス及び低電流の傾向にある集積回
路高電圧制御回路は、低電圧、低インピーダンス及び高
電流という反対の特性を有するメモリ・ワード・ライン
・デコーダ回路等の高速論理レベル集積回路と両立する
ことが望ましい。
（発明の概要） 従つて、本発明の目的は、高電圧を制御し供給する改良
された方法及び集積回路装置を提供することである。更
に、本発明の目的は、制限された電流容量の高電圧プロ
グラム信号をオン・チツプで発生し、アドレス可能メモ
リ・セルに加えることが可能な電気的に消去及びプログ
ラム可能な不揮発性リード・オンリ・メモリ装置を提供
することである。
本発明によれば、高電圧を利用する回路素子、例えば不
揮発性メモリ・アレイ内の不揮発メモリ素子に高電圧を
選択的に加える方法及び集積回路が提供される。その回
路は、複数の回路素子節点（ノード）のうちの選択した
１つ又はそれ以上の節点を第１の電位に充電し、複数の
節点のうちの他の節点を第２の電位に充電するデコード
手段と、第１電位に充電された少なくとも選択された１
又はそれ以上の回路素子節点を電気的に分離する結合／
分離手段と、第１電位の１又はそれ以上の電気的に分離
された出力節点を第１電位よりも高い電位に選択的に充
電し、他の節点が高電位に充電されるのを防止する選択
性高電位充電手段と、から構成される。前記方法及び集
積回路は、集積回路によつて発生される電位が約10ボル
トから約50ボルトに至る範囲の比較的高い電位で、その
オン・チツプ高電圧発生器が約0.1乃至100マイクロアン
ペアの範囲に制限された電流出力容量で、その電流が複
数の供給可能な番地の１つに選択的にアドレス指定され
て伝送される制御及び分配に特に有用である。本発明に
よれば、複数の（例えば、少なくとも128）番地の選択
された１又はそれ以上（例えば、各々が８メモリ・セル
・ビツトから成る256バイトの１つ）に、比較的高電位
が加えられる。
本発明の集積回路素子の実施例の特徴によれば、分配及
び制御回路は高電位を出力節点に選択的に加えることが
でき、該回路は、少なくとも10ボルトで望ましくは約15
乃至40ボルトの範囲の最大電圧を有する高電圧信号を受
ける手段と、出力節点の電位を検知する手段と、出力節
点の検知された電位に応答して、その電位が所定の値を
越えたとき少なくとも約10ボルトで望ましくは約15乃至
40ボルトの範囲の高電位を出力節点に供給し、検知され
た電位が所定値以下のとき高電位を出力節点に供給しな
い手段と、から構成される。望ましくは、出力節点はほ
ぼ電気的に浮いた状態にあり、出力節点の検知電位に応
答する手段はその検知された電位が所定値を越えたとき
出力節点と高電圧を受ける手段との間で高電圧を伝達
し、出力節点の検知された電位が所定値以下のとき高電
圧を受ける手段と出力節点との間の高電圧の伝達を完全
に阻止する。この分配及び制御回路は動作にほとんど電
流を必要としない（例えば、数ナノアンペア以下）。更
に望ましくは、所定の検知電位はメモリ・アレイ又は他
の回路ロジツクの論理レベル電位に基づき（即ち、対応
する）、出力節点はメモリ・アレイの電気的に分離した
ワード又は列ラインである。この点については、分配及
び制御回路の出力節点は不揮発性メモリ・アレイの行又
はワード・ラインで制御電位に充電され適当なデコード
及びデカツプリング回路によつて電気的に分離されるこ
とが特別の長所である。更に、本発明の別の特徴によれ
ば、集積回路素子が不揮発性メモリ・アレイのワード・
ライン等の節点の電気的接続を制御し、行デコード回路
が入力アドレス信号を選択的にデコードし、論理レベル
出力電位を選択的にアドレスされたデコーダ回路の出力
節点に加える。また、所定の論理レベル電位をメモリ・
アレイのワード・ライン等のアドレスされた出力節点に
供給する手段が設けられ、その節点をデコーダ回路から
電気的に分離し、その電気的分離の前に節点に加えられ
る論理レベル電位は、高電圧制御回路によつて高電圧を
出力節点に加える状態であると識別される電位よりも高
い電位である。回路制御素子は、高電圧を節点に加える
ことを阻止する状態であることを高電圧分配及び制御回
路が認識する電位に選択されない節点を維持するように
デコーダ回路の電気的接続を行う。
後述するように、高電圧分配及び制御回路は周知の行又
はワード・ラインに結合され、そのワード・ラインを選
択的に分離する手段を含み、高電位を不揮発性メモリ・
アレイにアドレス指定して加える低消費電力のコンパク
トな有用装置を提供することができる。
本発明による方法の特徴によれば、不揮発性メモリ・ア
レイ等の集積回路装置において高電位を選択的に加える
方法が提供され、該方法は、メモリ・アレイのワード・
ライン等の１又はそれ以上の選択された出力節点をアド
レス指定し、所定の第１制御電位に充電し、他の節点を
所定の第２電位に充電する、ステツプから成る。充電と
いう用語は、一般には各節点に所望の電位を与えること
を含み、また、充電するステツプにおける各電位によつ
て、電位が上昇し、電位が減少し、あるいは電位を維持
することをも意味する。本発明の好適実施例によれば、
第１及び第２制御電位は、周知のデコーダ回路によつて
メモリ・アレイのワード・ラインに選択的に加えられる
論理レベル電位に対応する。
前記方法は、更に、選択された少なくとも１又はそれ以
上の節点を電気的に分離することをも意図している。選
択されなかつた他の節点は、同様に電気的に分離され、
メモリ・デコーダ回路等の適当な電源と接続することに
よつて第２論理レベルに継続的に維持される。更に、本
発明による方法は、１又はそれ以上の第１制御電位に電
気的に分離された節点を高電位に充電することを含んで
いる。このステツプは節点の電位を検知し、第１論理レ
ベル電位で電気的に分離された節点に高電位を加えると
共に、第２論理レベル電位に保持された節点に高電位が
加わるのを完全に阻止することによつて行なわれる。こ
うして、高電圧源からの電流消失が防止される。
（実施例の説明） これまで本発明の各種特徴について既述してきたが、以
下第１図乃至第８図に例示される不揮発性メモリ装置10
について詳述する。
第１図に示す不揮発性の電気的に変更可能なリード・オ
ンリ・メモリ装置10は、アドレス可能な低消費電力の分
配及び制御回路を有し、オン・チツプで発生された高電
圧をアレイ内の１又はそれ以上の選択された不揮発性書
き換え可能メモリ・アレイに選択的に加える。第１図に
示すように、不揮発性メモリ・アレイ10は不揮発性リー
ド・オンリ・メモリ素子600から成り中央に配置された
アレイ12を有し、該メモリ素子は全述の米国特許出願第
230,683号に記載される種類のものである。
メモリ・セル600は米国特許出願第230,683号に記載され
るようなフローテイング・ゲート構造を利用している
が、EEPROM及びプログラム可能論理アレイを含み、電気
的に電荷を記憶し、そして消去する各種の不揮発性メモ
リ・セル及びアレイを使用することができ、本発明は広
範囲な利用が可能である。メモリ・アレイ12において、
各不揮発性メモリ・セル600は、複数のＮ「行」又は
「ワード」ラインＸ乃至Ｘ＋Ｎと「列」ラインＹ乃至Ｙ
＋Ｍで表わされるＭのアドレス指定可能列ラインと、に
よつてアドレスされるNXMアレイの形に構成される。ワ
ード及び列ラインのＮとＭの数はアレイ12の大きさによ
つて変更可能で、メモリ・セル600の数がアレイ12に記
憶されそしてアドレスされる数と対応する。代表的8Kメ
モリ・アレイにおいては、128ワード・ラインと64列ラ
インが設けられ、32Kメモリ・アレイでは夫々の数が２
倍にされる。多数アレイ12は単一の集積回路チツプ上に
組立てられ、メモリ容量を増大することができる。
また、行ラインＸ乃至Ｘ＋Ｎは、各々が各行ラインに対
応する複数のデコーダ・セグメント回路200乃至200＋Ｎ
から成る行デコーダ20によつてアドレスされる。本実施
例においては、周知の各デコーダ・セグメント回路は複
数の結合／分離トランジスタ500〜500＋Ｎから成る結合
／分離アレイ32を介して各行ラインに電気的に接続され
る。結合／分離トランジスタは行接続及び高電圧発生器
動作制御回路24から制御ライン22に加えられる制御電位
Vcによつて制御される。これらについての詳細は後述す
る。
図示実施例の列ラインには、同様に、入出力（I/O）バ
ツフア回路14及び列デコーダ・ゲート回路16が設けら
れ、該回路16は列ラインＹ〜Ｙ＋Ｍをデコードする複数
の列回路400〜400＋Ｍから成る。列I/Oバツフア回路及
び列デコーダ・ゲート回路は周知の態様で設けられこれ
以上説明することを要しない。列回路及び列ラインはア
レイ12のセル600をアドレスするのに使用され、高電圧
ワード・ドライブ回路14の機能に直接には関係ない。こ
の点に関し、装置10には、５ボルト電源、I/Oピン及び
アドレス・ピンも同様に設けられる。
不揮発性メモリ装置10には、更に、複数（Ｎ）の高電圧
ドライバ回路300〜300＋Ｎから成る高電圧ワード又は行
ドライバ回路18が設けられ、その各々は各行ラインＸ〜
Ｘ＋Ｎに対応し、それとの電気的接続を行う。第１図に
示すように、高電圧ドライバ回路はオンチツプ高電圧発
生器30からの高電圧信号HVを１又はそれ以上の選択され
た行ラインＸ〜Ｘ＋Ｎに供給する。
高電圧ワード・ドライバ回路18の各高電圧ドライバ回路
は、高電圧発生器30からの各ライン26、28によつて高電
圧信号HV及び高電圧制御信号HVCを受ける。高電圧発生
器30は高電圧信号HV26及びHVC28を与え、該発生器は米
国特許第4,263,664号及び米国特許出願第71,498（1979
年８月31日出願）に示されるような集積回路チヤージ・
ポンプ又は電圧マルチプライヤで実施することができる
が、他の発生器でも使用可能である。望ましくは、発生
器30は、付勢されたとき、比較的ゆつくり立上る出力信
号HVを供給し、該信号はアレイ12に利用されるメモリ・
セルの特定のタイプのプログラムに適するように選ばれ
る。発生器30のHV信号28は、セル600のプログラム及び
消去の必要条件によつて15〜45ボルトの範囲の電位を有
し、５〜15マイクロアンペアの範囲の電流出力容量を有
する。HVC信号はHV信号よりも少し高い電位を有し、HVC
信号は電流がほとんど使用されないようにされる。
装置10の行デコーダ回路200〜200＋Ｎの出力節点は、各
結合／分離トランジスタ500〜500＋Ｎによつて、夫々の
行ラインＸ〜Ｘ＋Ｎの一端に接続される。行ラインは、
二酸化シリコン等の適当な絶縁材でほぼ完全に絶縁さ
れ、その他端はドライバ回路18に接続される。結合／分
離回路32によつて、行ラインは「フローテイング」状態
で電気的に分離され、行ライン・キヤパシタンスは、各
結合／分離トランジスタ32によつて行デコーダ20が行ラ
インから分離された後、選択された行ライン・キヤパシ
タンスに蓄積された電位（通常、０又は５ボルトの論理
レベル電位）としてデコードされた「Ｈ」又は「Ｌ」状
態をダイナミツクに記憶するために使用される。これに
よつて、分配及び制御回路18に、高電圧、例えばHV信号
を各行ラインに供給するかどうかを決定するために利用
される情報が与えられる。それと同時に、分配及び制御
回路18は結合／分離アレイ32によつて低インピーダンス
行デコーダ20から分離され、高電圧分配及び制御回路18
は、比較的高電力で低インピーダンスの行デコーダ回路
20と衝突しないことになる。
列ゲート及びI/O回路及び行デコーダ回路は周知の技術
によつて形成され、詳述はしないが、結合／分離アレイ
32及び高電圧行ドライバ回路18は第２図に関連して説明
するように新規な構成要素である。第２図は、第１図に
示す装置10の分離アレイ22の各結合／分離トランジスタ
501、メモリ・アレイ12の各行ラインXn、及び高電圧行
ドライバ18の各高電圧分配及び制御回路301を示す。装
置10は５ボルトｎチヤンネルMOS技術を使用している
が、他の処理及び論理レベルを使用することも可能であ
る。第２図の各構成要素は更に第３〜７図に示される。
第１〜７図に示す分配及び制御回路は、非常に低い電力
（ほとんど零）、ダイナミツク・デコード可能、そして
少ない構成要素数で、小さいレイアウト面積を利用して
いる。第２図に関連して回路を説明し、その後第３〜７
図に関連して各構成要素を説明する。
第２図に示すように、分配及び制御回路301はメモリ・
アレイ12の行ラインXnの一端に結合される。ワード又は
行ラインXnは、ライン長、断面及び材料構造の関数であ
る実効抵抗Rwと主にワード・ライン及び単結晶半導体基
板との間に発生されるキヤパシタンスCwによつて表わさ
れる。ワード・ラインの実効抵抗は、多結晶シリコン又
は他の適当な導電材料から作られ、約５〜50,000オーム
の範囲、例えば約5,000オームである。ワード・ライン
の実効キヤパシタンスは、関連の各ワード・ラインと同
様にそれに接続される各メモリ・セルのキヤパシタンス
を含み、典型的には約１〜10ピコフアラドである。
高電圧行ドライバ・セグメント301は、発生器30のライ
ン26から高電圧信号を受ける節点HV、行ラインXn及びHV
節点との間の状態をトランジスタT2の制御の下で調節す
るトランジスタT3、コンデンサＣ、及び発生器30のライ
ン28からのHVC制御信号が加えられる節点HVCから成る。
行ラインXnの他端は、結合／分離トランジスタ501に結
合され、該トランジスタは約−１〜−２ボルトの範囲の
閾値Vtを有するデプレシヨン・ロードMOSトランジスタT
1であり、これが次に周知のNORデコーダ・セグメント20
1の出力節点Vdに接続される。結合／分離トランジスタ5
01は、周囲温度例えば25℃で、典型的には導通「オン」
状態で約8000オーム以下、望ましくは5000オーム以下の
抵抗を有し、完全な不導通「オフ」状態では109オーム
以上の抵抗を有する。デコーダ出力節点Vdは、行ライン
がデコーダ201によつてアドレスされるかどうかによつ
て論理レベル電位（例えば０又は５ボルト）を有する。
結合／分離トランジスタ501のゲート（節点Vc）に供給
される電位Vcは動作モードが読み出しモードが高電圧モ
ードかによつて決定される。行ラインXnとデコーダ201
との結合又は分離を制御する信号Vcは、制御装置24から
適当なラインによつて回路22の各回路500〜Ｎ＋500の各
結合／分離トランジスタT1に供給される。
デプレシヨン・トランジスタT1のゲートに対する制御電
圧Vcは、行ラインXnがデコーダ201に接続されるかそれ
から分離されるかによつて、約５ボルトの論理レベル
「Ｈ」電位及び０〜２ボルトの「Ｌ」電位を有する。EE
PROM10がROM読み出しモードで使用されるとき、行ライ
ンXnは、５ボルト・ゲート電位Vcで導通されるトランジ
スタT1によつてデコーダ201と電気的に接続される。EEP
ROM10がプログラムされるとき、ラインXnは、デプレシ
ヨン・トランジスタT1のゲートに０〜２ボルトの電位Vc
が加えられることによつて、５ボルトのデコード電位VD
から有効に分離される。トランジスタT1はデプレシヨン
MOSトランジスタであるけれども、エンハンスメント型
でもよい。しかし、この型は、制御電圧Vcが行ラインXn
がデコーダ節点VDに結合される読み出しモードで約＋７
ボルト以上あり、行ラインが節点VDから分離される高電
圧モードで５ボルト以下になるので、あまり好ましくは
ない。プログラム・サイクルが完了後、発生器30はオフ
となり、制御電圧Vcは５ボルトにもどりワード・ライン
をデコーダに再び接続する。
装置10のプログラム・モード中、分配及び制御回路300
〜300＋Ｎによつて１又はそれ以上の選択された行ライ
ンに高電圧が加えられる。例示の如く、制御及び分配回
路301は、トランジスタT3を有し、高電圧信号HVの行ラ
インXnへの伝達を調整している。トランジスタT3のゲー
ト電位は、行ライン電位を検知するトランジスタT2とト
ランジスタT3のゲートを高電圧制御信号HVCに結合する
コンデンサＣとの相互作用によつて調整される。コンデ
ンサＣの機能は、高電圧HVCをトランジスタT3のゲート
に結合する。一方、トランジスタT2はそのソースとゲー
トを結合又は分離し、トランジスタT3は高電圧HVを行ラ
インXnに結合又は分離する。
この実施例では、電位Vccは、行デコーダ及び装置10の
他の基本回路に共通の電源電圧で（Vccは典型的には５
ボルト±10％）トランジスタT2のゲートに加えられる。
ワード・ライン抵抗Rwは、大きさ、使用される絶縁及び
導電材によつて０〜107オームの範囲にあり、行ライン
・キヤパシタンスCwは0.1〜100ピコフアラドの範囲にあ
る。トランジスタT2及びT3はZ/L比が2/10〜10/5（ミク
ロン）でドライバ・セグメントがアレイン12のメモリ・
ピツチ幅に容易に適合するようになつている。
この点に関して、例示する結合／分離トランジスタ501
及び分配及び制御回路301は、不揮発性メモリ・セル・
アレイにピッチ（ラインとラインの間の距離）と一致す
る小さいピツチ又は幅にレイアウトされる。行ピツチは
通常約10〜30ミクロンであり、高密度一時記憶メモリで
は５又は４ミクロンの設計幅規格を使用している。その
幅を狭くすれば密度は増加する。
これまで第２図の回路について説明したが、次に第３〜
７図を参照して各構成要素について説明する。第３図
は、第２図の高電圧分配及び制御回路301の集積回路レ
イアウトの上面図を示し、その各層は重ね合つて示され
る。EEPROM10の構成要素及び他の集積化構成要素は、周
知の技術によつてＰ形単結晶シリコン基板上に組立てら
れる。基板内のＮ＋打込み（インプラント）領域32はエ
ンハンスメント・トランジスタT2及びT3に対する薄い酸
化層によつて覆われたチヤンネル領域を形成する。トラ
ンジスタT2、T3は第３図に示すように、オーバーレイ金
属（例えばアルミニウム）ライン31、33、35、37を有す
る酸化層を介して行ラインXn、HV信号ライン26、HVC信
号ライン28、及びコンデンサCcに電気的に接続される。
コンデンサCcは、Ｎ＋領域34によつて一方のプレートが
形成され、コネクタ35を通してHVC信号入力に接続さ
れ、絶縁分離されたポリシリコン電極36は金属性接続ラ
イン37とインプラント領域34との中間にある。トランジ
スタT2のゲートはポリシリコンライン38によつて同様に
形成され（Ｎ＋インプラント領域32の薄い酸化層で覆
う）、５ボルト電源Vccに接続される。
周知のｎチヤンネル・デプレション・トランジスタ501
は、第４図に断面図で示され、Ｎ＋インプラントと接続
する電極42、44はデコーダ出力VD及びワード・ラインXn
に夫々接続され、適当な絶縁層によつて下側のｎ形領域
から分離されたゲート46は、トランジスタ501の導通を
制御する。
不揮発性メモリ・アレイは、そのワード・ラインが第４
図の結合／分離トランジスタ501と第３図の高電圧回路
との間にあり、ほぼ単一結晶Ｐ形シリコン半導体基板と
３つの順次に被着され、パターン化され、エツチングさ
れ、そして絶縁された導電層420、422、及び424から作
られ、第５〜７図に示される。ワード・ラインＸ〜Ｘ＋
Ｎを表わすワード・ラインーXnは第５〜７図に垂直に示
され、列ラインは水平に示されている。基板と反対の導
電形の領域426は単一結晶基板に入れられ、逆接合作用
によつて基板から絶縁される。絶縁層はＮ形領域426を
ポリシリコン層から分離し、そのポリシリコン層は夫々
プログラム電極101、オーバーレイ・フローティング・
ゲート102、及びフローティング・ゲートの上側のワー
ド選択／消去電極103を形成する。ｎ形領域426は、基板
中のバイアス電極104を形成し、それはワード選択／消
去電極、プログラム電極及びフローテイング・ゲートの
一部の下側にある。フローテイング・ゲート102の一部1
06は検知トランジスタ・チヤンネル110内の形成されるM
OS検知トランジスタ108のゲートを形成し、フローテイ
ング・ゲート102の電荷状態を検知する。
鏡像的対称セル601がセル600と関連して示される。これ
らのセル600、601はセル対を形成し、反復配置されてＸ
方向（上下）及びＹ方向（左右）に延びるメモリ・アレ
イを形成する。そのアレイにおいて、ワード選択／消去
電極103は隣接するセルに延びてアレイのワード選択ラ
イン（行）を形成する。プログラム電極101はＹ方向の
隣接セルに延びてアレイの列プログラム・ラインを形成
する。２つのセルのMOS検知トランジスタ108はＰ形基板
内のＮ形拡散又はインプラント領域として形成される共
通ドレーン416も共有し、そのドレーンはオーバーレイ
金属ライン417にセルのＹ選択検知のためのメモリ・ア
レイの一部として接続される。Ｐ形基板内の同じＮ形の
拡散又はインプラント領域は、Ｙ方向のトランジスタ10
8に対し共通ソース・ラインを形成する。各ソースとド
レーン間の領域はMOS検知トランジスタのチヤンネル領
域を画定する。メモリ・アレイ内の個々のビツトの分離
アクセスは１つのオプシヨンであるけれども、第１図に
示す実施例ではセルはバイト・グループ例えば８セル即
ち８ビツトに編制され、セルの対が水平方向に延びてバ
イトの一部となる。そのメモリ・セルの動作において、
基板は約零ボルトにバイアスされ、Ｎ形チヤンネルは約
零ボルトにバイアスされて、25〜40ボルトのプログラム
及び消去電圧がポリシリコン及びｎ形基板電極に選択的
に加えられる。Ｘ−Ｙデコード回路は周知の技術によつ
て与えられる。
多結晶シリコン層420、422及び424は、周知の技術に従
つて、被着され、パターン化され、エツチングされ、酸
化され、Ｎ形基板層426が拡散されそして打込みされ
る。第６図に示すように二酸化シリコン絶縁層112は、
周知の熱酸化技術によつて各シリコン基板又はポリシリ
コン素子から成長して約1000オングストロームの厚さの
内部素子になり、基板とポリシリコン層を相互に絶縁す
る。フローテイング・ゲート102、プログラム電極101及
びワード・ラインXn（選択／消去電極103）は、好適に
順次被着され、エツチングされ、酸化され、又はパター
ン化されたポリシリコン層から形成され、第５〜７図に
示すような構造に形成される。各素子は絶縁層112が透
明であるかのように示され、その下側の電極構造が示さ
れている。更に、第６図の断面図に示される構造につい
て詳述する。
プログラム電極101はでこぼこを有し、フローテイング
・ゲート102の近接する滑らかな下表面とダイオード状
構造を形成する。でこぼこはフローテイング・ゲートと
ワード選択／消去電極103との間に同様のダイオード状
特性を与える。
第３のポリシリコン層424は、フローテイング・ゲート1
02の上に配置され（第２フローテイング・ゲート層のエ
ツチング及び酸化の後に）、処理されてワード選択／消
去電極103を形成し、該電極はフローテイング・ゲート1
02の上面の凹凸とバイアス電極104から得られるバイア
スと共動してフローテイング・ゲートから電子を除去す
る手段を形成する。
バイアス電極104は、Ｐ形基板に拡散又は打ち込まれて
書き込み、消去及び読み出し動作の間フローテイング・
ゲート102を適当にバイアスする。バイアス電極104は、
ソース・ライン418、トランジスタ108と共通で、ソース
・ライン418は電極104にバイアス電圧を供給する。
フローテイング・ゲート102をプログラム電極101に対し
正極性で適当にバイアスすることによつて、電子がプロ
グラム電極101からフローテイング・ゲート102に通りむ
ける。バイアス電圧をフローテイング・ゲート102から
除去した後、通りぬけた電子は酸化絶縁層112のエネル
ギ障壁を乗り越えるエネルギを有しないのでフローテイ
ング・ゲートに閉じ込められる。電子は取り除かない限
り無限にフローテイング・ゲートに保持され、フローテ
イング・ゲートに負電荷を与えてフローテイング・ゲー
トMOS検知トランジスタ108をターンオフさせる。
電子は、ワード・ライン103によつてフローテイング・
ゲートから除去される。そのワード・ライン103は二酸
化シリコン絶縁層114によつて凹凸を含むフローテイン
グ・ゲート102の表面の一部から分離して、それと重な
つて位置する。フローテイング・ゲートに対し充分高い
正の電位で消去ゲート電極103をバイアスすることによ
つて、電子はフローテイング・ゲートの上側表面の凹凸
から消去電極に通りぬけさせられる。こうしてフローテ
イング・ゲートにはＮチヤンネルMOSトランジスタ108を
ターンオンさせるに充分な正の電荷が与えられる。
チヤンネル110内のフローテイング・ゲート102の部分10
6は、ソース及びドレーン領域120、122から成るMOS検知
トランジスタ108のゲート電極を形成し、そのソース及
びドレーン領域は共通ソース・ライン418及びドレーン
・ライン416の一部であり、N+導電形である。これらの
領域120、122はＰ形基板の中間部分によつて分離され、
ワード・ライン（選択／消去ゲート103）の電圧及びフ
ローテイング・ゲート102の電圧によつて夫々調整され
る。
メモリ・セル600の動作において、フローテイング・ゲ
ート102は、過剰の電子で充電されその電圧を低く
（負）して離れて位置する検知トランジスタ108をター
ンオフするか、または、電子を除去して比較的正にフロ
ーテイング・ゲートを充電してその電圧を高くして検知
トランジスタ108をターンオンする。検知トランジスタ1
08のオン又はオフする性質はメモリ・セル600のフロー
テイング・ゲート102のメモリ状態を検出する基本とな
る。フローテイング・ゲート102のこのメモリ状態は、
ゲートに電子を注入（又はプログラム）することによつ
て、またゲートから電子を除去（又は消去）することに
よつて変更することができる。
プログラム電極101はフローテイング・ゲート102の近接
表面とキヤパシタンスCPを有すコンデンサを形成し、充
分な電圧がそのコンデンサにかかるときフローテイング
・ゲートに電荷（電子）を与える。フローテイング・ゲ
ートが負に充電されると、電界効果トランジスタ108は
オフになる。フローテイング・ゲート102は、またワー
ド・ライン（選択／消去電極103）とキヤパシタンスCW
を有するコンデンサを形成する。フローテイング・ゲー
ト102は、電子がフローテイング・ゲート102から消去コ
ンデンサCWを通して通りむけると、電界効果トランジス
タ108はオンする。消去電極103は、コンデンサCWの電圧
がフローテイング・ゲート102から電子をトンネルする
のに充分高いとき、フローテイング・ゲート102から電
荷を除去するチヤージ・シンクを提供する。
基板内に形成されるバイアス電極104は、層426から成
り、フローテイング・ゲートとの間にキヤパシタンスCS
を有する比較的大きなコンデンサを形成する。プログラ
ム中、バイアス電極の電位は望ましくはソース・ライン
418の電圧を上げることによつて高く（例えば26ボル
ト）される。消去中、バイアス電極104の電位は低くさ
れる（例えば、約零ボルト）。
米国特許出願第230,683号に詳述されるように、適切な
キヤパシタンス関係が維持されて、フローテイング・ゲ
ートのプログラム、読み出し及び消去のためにコンデン
サCP、CW及びCSに充分強い電界が生じることが保証され
る。
セル600はコンパクトなセルの高密度アレイにおいて作
動する。第５図は共通検知トランジスタのドレーン・コ
ンタクトを共有する２つのセル600、601を示し、該セル
は大きな集積回路メモリ・セル・アレイ12の単位を構成
する。図示したセル対の単位セルの寸法は、４ミクロン
設計法に対して約20ミクロン（Ｙ方向）と30ミクロン
（Ｘ方向）である。セル・アレイにおける動作におい
て、各メモリ・セル600、601、602、603、604の符号表
記が第７図において用いられ、ソース及びドレーン・ラ
インは鏡像セル605、606、607、608と共有にされ密度を
高めている。ポリシリコン・ワード・ライン（選択／消
去電極103）はセルからセルにアレイ12を横切つて連続
しており、セル選択のためワード選択ゲートXn、Xn+1等
として作用する。この例示ではセルの数はNXMアレイ12
で連続するメモリ・アレイ構造で示される。各セルはす
ぐ近くのそして斜め方向に近接する又は鏡像セルを妨害
することなくアレイ12内で書き込み、消去及び読み出し
が行なわれる。各メモリ機能を達成するために第７図の
アレイに加えられる典型的動作電圧は次の通りである。
この表において、いくつかの状態を説明するのに有効で
ある。セル601をプログラム即ち書き込みする間、選択
されたワード選択／消去ゲート・ラインW1はデコーダ20
が動作して５ボルトが与えられることによつて選択さ
れ、次に結合／分離アレイ32の動作によつて電気的に分
離されて浮いた状態にされ、高電圧分配及び制御回路18
の動作によつて36ボルトのパルスが与えられる。ソース
・ラインS1には26ボルトが与えられ、バイアス電極104
をバイアスして、該電極はフローテイング・ゲートをコ
ンデンサCSを介して正にバイアスし、電子がプログラム
・ラインP1から601のフローテイング・ゲートに流され
る。ワード選択／消去ラインは36ボルトにバイアスさ
れ、フローテイング・ゲートを更にプル・アツプする。
そうでなければコンデンサCWは負荷として作用し、フロ
ーテイング・ゲートがプログラムを可能にする程のレベ
ルになつてしまう。S1は26ボルトであるので、ドレーン
・ラインD1は26ボルトになつて不所望な電流が流れるの
を阻止する。セル604のプログラムを防止するため、W2
及びP1は０ボルト、S1は＋26ボルトで、CW、CP及びCS間
の容量化はフローテイング・ゲートの電位がそれ程大き
くなくP1からフローテイング・ゲートへの電子のトンネ
ルを生じさないように選択される。近接のセル602をプ
ログラムさせないために、プログラム・ラインP2は約＋
26ボルトに保持され、選択されないセル602のフローテ
イング・ゲートに電子が入るのを防止する。ソース・ラ
インS2は＋26ボルトされ、S1がＨのときD1をＨにバイア
スするため前述した理由でD2は＋26ボルトにされなけれ
ばならない。ラインP2は＋26ボルトにされるのが望まし
いが、セル動作に適する他の電圧でもよい。
同様に、セル601は、近接のセル602、603又は604を妨害
することなく消去される。この場合、ワード選択／消去
ゲートW1は、デコーダ20の適切な動作によつて＋36ボル
トにされ、結合／分離バンク32、高電圧ドライバ18、及
びP2、S2、D2を除いた他のすべての電極は０ボルトにさ
れる。ラインP2は＋26ボルトにバイアスされ、P2及びW1
間の電位をトンネルが生じないように小さくしてセル60
2を妨害するのを防止する。セル603においては、P2がＨ
（約26ボルト）でS2がＨ（約＋26ボルト）であるので、
フローテイング・ゲートはP2に対し負にバイアスされ
る。
動作において、例示した高電圧分配及び制御回路（第２
図）は、コンデンサのダイナミツク充電及び放電を利用
している。分離されがワード・ラインXnの充電状態は、
結合／分離トランジスタ501の使用によつてプリセツト
され、次にワード・ラインに接続された分配及び制御回
路301の応答を制御する。こうして、高電圧、低パワー
回路301は行デコーダ201と両立する。
行デコーダ201は、メモリを読み出す過程で高速でデコ
ードする機能によつて、高パワー、低インピーダンス及
び高速であり、典型的には１〜100ナノ秒で実行する。
一方、分配及び制御回路300は、数ミリセコンドの期間
でその機能を実行し、それはメモリのためのデコード及
び読み出し機能よりも遅い。ダイナミツク容量性制御結
合を利用し、各ワード（行）ラインの一端にデコーダ回
路を置き、その他端に分配及び制御回路を配置してそれ
らを分離することによつて、それらの回路の電位の不適
合性を緩和し、周知の読み出し回路201のアドレス及び
デコード機能が、装置10のプログラム・モードの開始時
に発生器30によつて発生される高電圧信号HVのアドレス
及び分配に利用される。
図示するように、分離トランジスタT1は、高電圧動作中
行デコーダ201を行ラインXnに接続し、そしてそれら分
離するために設けられる。低電圧及び装置10の高速読み
出し中、この結合／分離トランジスタはオンとなり、行
デコーダ201を行ラインXnに接続する。それらが接続さ
れている間、低インピーダンスを有する行デコーダは高
電圧分配回路の機能を無効にする。
結合／分離アレイの分離トランジスタT1は、好ましい態
様で加えられる制御電位Vcを変化させることによる論理
指令によつてオフにされる。装置10の読み出しモードを
プログラム・モードに変えることが望ましいとき、分離
トランジスタ・バンク32（第１図）はオフにされ、指令
が適当な手段によつて発生器30に向けられて高電圧信号
HV及びHVCを発生させて、選択した行ラインを高電圧に
上昇させる。第２図の高電圧分配制御回路は選択された
ときその各行ラインを高電圧に上昇させるために使用さ
れ、選択された行ラインを高くそれ以外を低く保持する
ように制御機構が与えられる。高電圧デコード機能行デ
コーダによつて与えられ、それによつて高電圧分配のた
めの他のデコーダ回路がワード・ラインに与えられるの
を防止する。
図示したデコーダ20の動作において、該デコーダによつ
てアドレスされ選択された行ラインが５ボルトになり、
他の行ラインが低く（例えば、０〜１ボルト）にされ
る。分離制御電位Vcを結合／分離トランジスタ・バンク
32に与えるとき、この行ラインは分離され、即ち５ボル
トの浮いた状態にされ、周囲温度で少なくとも106オー
ムの定常状態インピーダンス（一定電圧で測定）を高電
圧回路301に与える。この点に関し、分離されたワード
・ラインは、トランジスタT1による分離時に少なくとも
0.01秒、望ましくは0.5秒の間、５ボルトの論理レベル
充電の少なくとも80％に維持されなければならない。高
電圧信号HV及びHVCが発生され高電圧ドライバ・バンク1
8に加えられるとき、高電圧回路301は、高電圧HVを行ラ
インに伝達する指令として分離された号ラインXn上の５
ボルト電位を識別するのに使用され、該行ラインは各結
合／分離トランジスタ201によつて電気的に分離され
る。行ライン上の低電位は分配及び制御回路301によつ
てHVが行ラインXnに伝送されるのを防止する制御信号と
して識別される。
通常の読み出し機能中、高電圧回路はランダムに５ボル
ト及び０ボルトが与えられるが、高電圧は読み出し動作
の間分配及び制御回路バンク18には伝送されない。更
に、装置10の読み出し動作の間、HVライン426上の約４
ボルト・バイアスを除いて高電圧信号HV及びHVCは付勢
されず、すべてのワード又は行ラインからトランジスタ
T3を介してHV信号ライン426に電流が流れて高速読み出
し動作中に不必要に行ラインをロードしてしまうことを
防止する。高電圧動作の準備のため行ラインは読み出し
モードにあるかの如く選択される。次に結合／分離トラ
ンジスタ501によつてデコーダ回路からの行ラインを分
離することにより、通常の読み出しサイクル時間よりも
長く、例えば250ナノ秒よりも長い間高レベルにとどま
る。この点に関し、分離トランジスタT1はオフのとき少
なくとも107オーム望ましくは109オームのインピーダン
スを示し、分離トランジスタT1の動作による「フローテ
イング」状態に行ラインＸ〜Ｘ＋ｎが置かれることによ
つて高電圧バンク18の各回路に与えられる全定常状態イ
ンピーダンスは、一定の電位において周囲温度で107オ
ームより望ましくは５×108オームを超えることが望ま
しい。分離された行ラインは従つて比較的長い間電荷を
保持し、行ラインはメモリ・ビツトとして（例えば充電
されたコンデンサとして）分離回路18に対し５ボルトの
電荷を保持する。分離電位Vcが分離トランジスタ32に加
えられた後は、高電圧HVが分配回路18のバンクに加えら
れ、該回路は選択された高ワード・ラインを高くし、そ
して低ワード・ラインは行デコーダによつて低く維持さ
れる。図示の分離トランジスタ501は低いデコーダ電圧
のとき行デコーダとの接続を完全には遮断せず、中間的
導通状態レベルにし、行デコーダ201が低レベルのとき
分離トランジスタは行デコーダと行ラインXnとの間に充
分な伝送力を有し、それによつてデコーダが行を低レベ
ルに保持する。その状態は分配及び制御回路18によつて
高電圧の伝送を阻止する信号として識別される。しか
し、もし行デコーダ201の電位VDがこの中間的閾値（例
えば５ボルト）を越えると、行Xnから遮断され、行は
「フローテイング」の電位となる。
ここで第８図を参照すると、第２図の回路の動作が時間
に対する電位のグラフとして示される。図示するよう
に、メモリ装置10の２つの基本的動作モードが示され、
１つは読み出しモードで、その間に行デコーダ20及び列
デコーダ回路14、16によつてアドレスされそしてデコー
ドされる。他の１つはメモリ素子をプログラムする高電
圧モードで、各モードは２つの状態を有する。読み出し
モードにおいては、第8a図及び第8b図は夫々選択されな
い行の場合と選択された行の場合を示し、高電圧は発生
器30によつて発生されないか、分配及び制御回路のHV又
はHVC入力節点に供給されない。そして、結合／分離ト
ランジスタ・バンク32は適当な制御電位VcをVc入力節点
に加えることによつて「オン」導通状態に維持される。
読み出しモードにおいては、デコードされた情報がデコ
ーダ20を介してデコーダ・セグメント200〜200＋Ｎの各
節点VDに伝送され、そのセグメントは各結合／分離トラ
ンジスタ500〜500＋Ｎを通して伝送する。読み出し動作
中には、結合／分離トランジスタ制御電圧Vcは５ボルト
に保持され、各トランジスタT1は導通状態に維持され
る。アレイ・メモリ10の読み出し動作中、各結合／分離
トランジスタを介してデコーダ回路200〜200＋Ｎから供
給される各電位VDはアドレス指定変化と交替で約５ボル
トから０ボルトに変化し、その電位は各行ラインに直接
伝送される。各高電圧制御（第２図の回路301）は、読
み出しモード中には分配及び制御回路18に高電圧が供給
されないので、回路に何らの作用も与えずトランジスタ
T3のソース及びトランジスタT2のソースに行の電位が現
われる。もし行ラインが通常の論理レベル電位５ボルト
である場合、その電位は、トランジスタT2（第２図）の
ドレーンに向けられ、そのトランジスタT2を介して機能
的にトランジスタT2のソース節点となるトランジスタT3
のゲートである節点に伝送される。こうして、比較的高
い論理電位約４ボルトは選択された行ラインが５ボルト
にあるとトランジスタT3のゲートに伝達される。５ボル
トの行ライン及び４ボルトのトランジスタT3のゲートに
よつて、回路はトランジスタT3のソース（高電圧ライ
ン）を約３ボルトに引つ張る傾向にある。しかし、高電
圧が高電圧分配回路バンク18にかからないときトランジ
スタT3を通る電流路がないので、読み出し動作中には、
デコーダ20及び行ラインは高電圧回路18からの妨害なし
に零と５ボルトとの間で動き得る。HV節点から行ライン
に生じ得る妨害を除去するため、高電圧発生器30が付勢
されないときは適当な回路によつて前述の如くHV節点が
約４ボルトの最小バイアスに維持される。
この動作が第8a図及び第8b図に示され、読み出しモード
の低レベル・デコーダ電位及び高レベル・デコーダ電位
が高電圧分配回路18からの動作妨害なしに行ラインに伝
達される。読み出しモードにおいては、ワード・ライン
電位Vwはデコーダ電位VDのみに応答する。
第８図に示す高電圧動作モードにおいて、デコーダ201
は通常の態様でデコード機能を行うために利用され、デ
コーダの通常のアドレス機能に従つて、行ラインを零又
は５ボルトにドライブする。第８図に示すように、零の
デコーダ・レベルがデコーダ201から伝送されるとき、
零レベルが各行ラインXnに供給される。結合／分離バン
ク500〜500＋Ｎの制御電圧Vcが低下し（例えば、０〜２
ボルト）、選択された１又はそれ以上の高電位ワード又
は行ラインを分離し、選択されない行ラインを零電位に
保持する。この点に関して、約零電位にある選択されな
い１又はそれ以上の高電位ワード（行）ラインのデコー
ダ節点VDによつて、約０〜２ボルトの制御電位Vcは結合
／分離バンク32のトランジスタT1に加えられる。トラン
ジスタT1はデプレシヨン型トランジスタであるので、ま
だ「オン」となつており、デコーダ201によつて加えら
れる零電位を行ラインに伝達し、その行ラインデコーダ
・アレイ201によつて供給されていた零電位は完全には
分離されずに「フローテイング」の状態となるが、デコ
ーダに接続されことによる付加的な信頼性のある要因で
零ボルトに保持される。更に、ワード・ラインは零ボル
トに保持されるので、高電圧分配及び制御回路（第２
図）のトランジスタT3のソース及びトランジスタT2のソ
ースは、各行ラインに接続されており零電位に近く保持
される。トランジスタT2はそのソースが零に近く、そし
てゲートが５ボルトにあるので導通状態になる。トラン
ジスタT2のドレーンはソース電圧に結合され、それによ
つてトランジスタT3のゲートは約零ボルトになる。これ
らの動作パラメータによつて、高電圧HV及びHVCが分配
及び制御回路18に加えられるとき、HV信号よりも高い約
４ボルトに維持されたHVC節点は上昇し、トランジスタT
3のゲートをコンデンサＣを介して充電するようになる
が、トランジスタT2がオンであるのでトランジスタT3の
ゲートを変化させることができない。従つて、トランジ
スタT3は不導通にされ、ワード・ラインXnにいかなる電
圧又は電流が伝達されるのを阻止する。
零電位にある選択されないワード・ラインに電流を流さ
ない図示実施例において、エンハンスメント型トランジ
スタT3を設けることは重要なことである。図示するよう
に、トランジスタT2はエンハンスメント型トランジスタ
であるが、各閾値に影響を与える適当なバイアス電圧の
デプレシヨンで実現することもできる。回路バンクはそ
れ自体ほとんど電流を消費せず、pn接続漏洩があるがこ
れは非常に小さい。
第４図の動作モードにおいて、デコードの通常動作で行
ラインが選択されて約５ボルトに上昇されるとき、節点
VDは５ボルトに上昇し、その電位はバンク32の結合／分
離トランジスタT1を介して伝達される（バンク32はデコ
ード動作中通常のオン状態にある）。選択された行ライ
ンのプログラム・メモリ・セルに望ましいとき、結合／
分離トランジスタ501（第２図）の制御電圧Vcが２ボル
トと零ボルトの間に減少する。これは、トランジスタT1
のソースとドレーン領域の比較的高い電圧のため、デプ
レシヨン・トランジスタT1をターン・オフする効果があ
るからである。従つて、行ラインは約５ボルトに充電さ
れ、ほぼ完全に分離又は「フローテイング」にされる。
行ラインは分離及び制御回路18のトランジスタT2を介し
て充電され、トランジスタT3のゲートは約４ボルトに充
電されている。この時点（第７図のt1）で、高電圧発生
器30への適当な制御信号によつて、高電圧HV及びHVCが
分配及び制御回路18のバンクに加えられる。トランジス
タT2がほぼ不導通であるので、コンデンサCcは制御電位
HVCをトランジスタT3のゲートに結合する。従つて、高
電圧発生器からの高電圧信号HVは行ラインに伝達され、
トランジスタT2は選択された行ラインの充電中不導通に
維持される。
トランジスタT3のゲートに加えられる比較的高電位（例
えば、４ボルト）は、充分に高く、トランジスタT3のド
レーンとソースが比較的高い（例えば、15〜40ボルト）
ことから起因する閾値の降下を補償する。コンデンサＣ
は、トランジスタT3のゲートに加えられる電圧HVCの一
部（80〜90％）を結合するので（ゲート寄生容量に従つ
て変る）、制御信号HVCは図示実施例においてはHVより
も10〜20％高くして、トランジスタT3のドレーンからソ
ースに容易に伝達されるようにすべきである。図示のメ
モリ装置10は１つだけのワード・ラインがデコーダによ
つて選択されるようにしているけれども、多数のメモリ
・ワード・ライン又は回路節点素子から１つ以上を選択
するデコーダが望ましい場合は容易に提供することがで
きる。
回路の高電圧の範囲は、接合ドーピング・プロフアイル
の適切な制御及びゲート電圧の増加による各トランジス
タのゲート・ダイオード・ブレークダウンを変更するこ
とによつて上昇させることができる。図示実施例は、ｎ
チヤンネルMOSシリコン技術を使用しているが、本発明
による装置に、他の材料又は製造技術、例えばＰチヤン
ネル技術を適切な構成要素の変更及び電圧パラメータに
よつて適用することができる。実施例では正電位を使用
したが、本発明によれば負の高電位を使用することも可
能である。
本発明を以上実施例に従つて説明するが本発明の範囲内
で他の多くの変更及び修正が可能である。例えば、本発
明によれば、各種集積回路技術、例えばCMOS（CMOS/SOS
を含む）及びバイポーラ集積回路とコンパチブルであ
り、CMOSとバイポーラ集積回路との混合回路にも使用す
ることができる。
【図面の簡単な説明】
第１図は、本発明の一実施例である電気的に書き換え可
能な不揮発性ランダム・アクセス・メモリ・アレイのブ
ロツク図である。 第２図は、第１図のアレイに使用し得るデコード可能高
電圧制御及び分配回路の回路図である。 第３図は、第２図の高電圧制御及び分配回路を集積化し
た回路の上面図である。 第４図は、第２図に示す実施例の結合／分離トランジス
タの断面図である。 第５図は、第１図及び第２図の電気的書き換え可能メモ
リ・アレイに使用可能な電気的書き換え可能メモリ回路
の上面図である。 第６図は、第５図の集積化メモリ回路の線6-6からの断
面図である。 第７図は、第５図の回路に類似のメモリ・セル・デバイ
スのアレイの回路図である。 第８図は、第２図の回路の動作状態を示すグラフであ
る。 （符号説明） 10:不揮発性メモリ装置 12:不揮発性メモリ・アレイ 14:入出力バツフア回路 16:列デコーダ・ゲート回路 18:高電圧行ドライバ回路 20:行デコーダ 24:行接続及び高電圧発生制御回路 30:高電圧発生器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 6866−5Ｌ Ｇ１１Ｃ 17/00 ３０７ Ａ

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】集積回路不揮発性メモリ・アレイ等の構成
    要素に高電圧を選択的に供給する方法であって、 複数のアドレス可能である節点のうちの選択された出力
    用の１又はそれ以上の節点をアドレスして所定の第１制
    御電位に充電し、他の節点を所定の第２制御電位に充電
    するステップと、 少なくとも前記選択された出力用の１又はそれ以上の節
    点を電気的に分離するステップと、 前記第１制御電位の前記選択された出力用の１又はそれ
    以上の節点でかつ電気的に分離された節点を、高電圧電
    源から電流の実質的な逸失なしに前記高電圧電源からの
    電流でもって高電位に充電するステップであって、節点
    の電位を検知し、第１制御電位で電気的に分離された節
    点に高電位を供給し、前記高電圧電源から電流の実質的
    な逸失なしで、第２制御電位に保持された節点への高電
    位の供給をほぼ完全に阻止することによって行われる、
    高電位に充電するステップと を備える方法。
  2. 【請求項２】前記節点が不揮発性メモリ・アレイの行ラ
    インである特許請求の範囲第１項記載の方法。
  3. 【請求項３】高電位を利用して回路素子に高電圧を選択
    的に加える集積回路であって、 回路素子用の複数の節点のうちの選択された１又はそれ
    以上の節点を第１電位に充電し、前記複数の節点のうち
    の他の節点を第２電位に充電するデコード手段と、 前記第１電位に充電された１又はそれ以上の選択された
    節点を少なくとも電気的に分離する結合／分離手段と、 前記第１電位で電気的に分離された節点を前記第１電位
    よりも高い高電位に充電すると共に他の節点の高電位に
    充電をするのを阻止する選択性高電圧充電手段とを備
    え、 前記高電位が約10ボルト乃至50ボルトの範囲にあり、 前記選択性高電圧充電手段が、約0.1乃至100マイクロア
    ンペアの範囲の電流出力容量を有する集積回路のオンチ
    ップの高電圧発生器を含み、 前記選択性高電圧充電手段が、前記オンチップ高電圧発
    生器からの電流の実質的な逸失なしに動作する集積回
    路。
  4. 【請求項４】前記集積回路が電気的に書き換え可能な不
    揮発性メモリ装置であり、前記回路素子用の節点がメモ
    リ装置のメモリ・アレイのワード又は行ラインである特
    許請求の範囲第３項記載の集積回路。
  5. 【請求項５】前記結合／分離手段が各節点に対し少なく
    とも１つのトランジスタを有し、結合状態では約8000オ
    ーム以下のインピーダンスで、分離状態では約108オー
    ム以上のインピーダンスを有し、前記ワード又は行ライ
    ン節点は約１乃至10ピコファラドの範囲のキャパシタン
    スを有し、前記選択性高電圧充電手段は、前記高電圧発
    生器からの高電圧を前記節点の各々に供給することを制
    御する少なくとも１つのトランジスタと、前記制御トラ
    ンジスタの各々の状態を各節点の電位の関数として調節
    する少なくとも１つのトランジスタとを有する特許請求
    の範囲第４項記載の集積回路。
  6. 【請求項６】前記結合／分離手段が、前記回路素子用の
    節点の各々から前記デコード手段を電気的に分離する特
    許請求の範囲第３項記載の集積回路。
  7. 【請求項７】前記回路素子用の各節点の基準電位に対す
    る電位を検知し、かつ前記回路素子用の各節点の電位状
    態を検出する検知手段をさらに含む特許請求の範囲第３
    項記載の集積回路。
  8. 【請求項８】前記選択性高電圧充電手段は、前記回路素
    子用の各節点に対して、第１のトランジスタを有し、前
    記第１のトランジスタはドレーン端子と、ソース端子
    と、前記ドレーン端子と前記ソース端子との間を導通す
    る電流を制御するためのゲート端子とを有し、前記ソー
    ス端子と前記ドレーン端子のうちの一方は前記高電位に
    結合され、前記ソース端子と前記ドレーン端子のうちの
    他方は対応する回路素子用の節点に結合され、 前記選択性高電圧充電手段はさらに、前記回路素子用の
    各節点に対して、第１のコンデンサを有し、前記第１の
    コンデンサは前記高電位と前記第１のトランジスタのゲ
    ート端子との間に結合され、前記第１のトランジスタの
    前記ゲート端子に電位を結合して前記高電位から前記対
    応する回路素子用の節点への電流の導通を制御し、 前記検知手段は、前記回路素子用の各節点に対して、第
    ２のトランジスタを有し、前記第２のトランジスタは基
    準電位に結合されたゲート端子と、ドレーン端子と、ソ
    ース端子とを有し、前記ドレーン端子と前記ソース端子
    のうちの一方は前記第１のトランジスタの前記ゲート端
    子に結合され、前記ドレーン端子と前記ソース端子のう
    ちの他方に対応する回路素子用に節点に結合され、 前記第２のトランジスタは、前記第１のトランジスタの
    ゲートを前記対応する回路素子用の節点から分離して、
    前記対応する回路素子用の節点の電位が所定の検知値よ
    り上であるとき、前記第１のコンデンサにより前記高電
    位を前記第１のトランジスタのゲートに結合させ、前記
    第１のトランジスタがそれに応答して前記高電位からの
    電流を前記対応する回路素子用の節点に結合し、 前記第２のトランジスタはさらに、前記対応する回路素
    子用の節点の電位が前記所定の検知値以下であるとき前
    記第１のトランジスタのゲートを前記対応する回路素子
    用の節点に結合し、前記第１のトランジスタはそれに応
    答して前記高電位から前記対応する回路素子用の節点へ
    の電流の結合を阻止する特許請求の範囲第７項記載の集
    積回路。
  9. 【請求項９】特許請求の範囲第７項記載の集積回路にお
    いて、前記第１のトランジスタの各々はｎ型エンハンス
    メントMOSFETデバイスから成り、前記第２のトランジス
    タの各々はｎ型MOSFETデバイスから成る特許請求の範囲
    第８項記載の集積回路。
  10. 【請求項１０】集積回路の回路素子に高電位を選択的に
    加える集積回路高電圧分配及び制御回路であって、 少なくとも約10ボルトの最大電位を有する高電圧信号を
    供給する集積回路の高電圧発生器と、 前記回路素子の電位を検知する装置と、 前記検知装置によって検知された電位に応答して、前記
    検知された電位が所定の値より上であるとき前記高電圧
    発生器から電流を実質的に逸失せずに前記回路素子に少
    なくとも約10ボルトの高電位を供給し、前記検知された
    電位が所定の値以下のとき前記高電位を供給しない装置
    と を備える集積回路高電圧分配及び制御回路。
  11. 【請求項１１】前記回路素子が、ほぼ電気的に浮いた状
    態のアドレス・ラインを電気的に分離する装置を有する
    集積回路不揮発性メモリ・アレイのアドレス・ラインで
    あり、前記アドレス・ラインの検知された電位に応答す
    る装置が、前記検知された電位が所定の値より上である
    とき前記高電圧発生器と前記アドレス・ラインとの間に
    高電圧を伝達し、前記検知された電位が所定値以下のと
    き前記高電圧発生器と前記アドレス・ラインとの間の高
    電圧の伝達をほぼ完全に阻止する装置を有する特許請求
    の範囲第10項記載の集積回路高電圧分配及び制御回路。
  12. 【請求項１２】前記アドレス・ラインが行ラインであ
    り、前記行ラインの電位を検知する前記装置が、高電圧
    基準電位源に容量的に結合される少なくとも１つのトラ
    ンジスタを有し、前記高電位信号を供給する前記装置が
    前記高電圧発生器と行ラインとを接続するMOSエンハン
    スメント型トランジスタで、前記少なくとも１つの容量
    的に結合されるトランジスタによって導通が調節される
    トランジスタを有し、前記電位を検知する装置及び前記
    高電位信号を供給する前記装置が周囲温度での動作中約
    10ナノアンペア以下の電流を消費する特許請求の範囲第
    11項記載の集積回路高電圧分配及び制御回路。
  13. 【請求項１３】前記所定電位値がメモリ・アレイにおけ
    る２つの論理レベル電位の間にあり、論理レベル電位の
    一方だけが行ラインに高電圧を供給させる特許請求の範
    囲第12項記載の集積回路高電圧分配及び制御回路。
  14. 【請求項１４】行及び列アドレス・ラインに接続された
    不揮発性アドレス可能メモリ素子アレイと、所定の論理
    レベル電位をメモリ・アレイの選択された行ラインに供
    給する行デコーダ回路と、列アドレス・ラインのI/Oア
    ドレス指定する列回路とを備える集積回路不揮発性メモ
    リ装置において、 前記行デコーダ回路から所定の電位のアドレス・ライン
    を続いて電気的に分離する結合／分離装置と、 前記所定電位の選択され分離され行ラインを高電位に充
    電し、選択されない行ラインを高電位に充電させない低
    電力消費の充電装置とを備え、 前記高電位が約10ボルト乃至50ボルトの範囲にあり、 前記低電力消費の充電装置が、約0.1乃至100マイクロア
    ンペアの範囲の電流出力容量を有する集積回路のオンチ
    ップの高電圧発生器を有し、 前記低電力消費の充電装置が前記オンチップの高電圧発
    生器から電流を実質的に逸失せずに動作する集積回路不
    揮発性メモリ装置。
  15. 【請求項１５】前記結合／分離装置及び前記低電力消費
    の充電装置が前記行ラインの反対側にそれぞれ接続され
    る特許請求の範囲第14項記載の集積回路不揮発性メモリ
    装置。
  16. 【請求項１６】前記低電力消費の充電装置は、 高電位を受け取る手段と、 基準電位を受け取る手段と、 前記基準電位に対する各行ラインの電位を検知し、かつ
    各行ラインの電位状態を検出する検知手段と、 前記検知手段に応答し、かつ前記高電位を受け取る手段
    に結合され、前記高電位から、所定の検知値を越える電
    位を有する各行ラインに電流を導き、かつ前記高電圧発
    生器からの電流が前記所定の検知値以下の電位を有する
    各行ラインに流れるのを阻止する選択性高電圧充電手段
    とを有する特許請求の範囲第14項記載の集積回路不揮発
    性メモリ装置。
  17. 【請求項１７】前記選択性高電圧充電装置は、各行ライ
    ンに対して、第１のトランジスタを有し、前記第１のト
    ランジスタはドレーン端子と、ソース端子と、前記ドレ
    ーン端子と前記ソース端子との間を導通する電流を制御
    するゲート端子とを有し、前記ソース端子と前記ドレー
    ン端子のうちの一方は前記高電位に結合され、前記ソー
    ス端子と前記ドレーン端子のうちの他方は対応する行ラ
    インに結合され、 前記選択性高電圧充電装置はさらに、各行ラインに対し
    て、第１のコンデンサを有し、前記第１のコンデンサ
    は、前記高電位と前記第１のトランジスタの前記ゲート
    端子との間に結合され、電位を前記第１のトランジスタ
    の前記ゲート端子に結合して前記高電位から対応する行
    ラインへの電流の導通を制御し、 前記検知手段は第２のトランジスタを有し、前記第２の
    トランジスタは、前記基準電位に結合されたゲート端子
    と、ドレーン端子と、ソース端子とを有し、前記ドレー
    ン端子と前記ソース端子のうちの一方は前記第１のトラ
    ンジスタの前記ゲート端子に結合され、前記ドレーン端
    子と前記ソース端子のうちの他方は対応する行ラインに
    結合され、 前記第２のトランジスタは、前記第１のトランジスタの
    ゲートを対応する行ラインから分離し、かつ前記対応す
    る行ラインの電位が前記所定の検知値より上であるとき
    前記第１のコンデンサにより前記高電位を前記第１のト
    ランジスタのゲートに結合させ、前記第１のトランジス
    タがそれに応答して前記高電位から前記行ラインに電流
    を結合し、 前記第２のトランジスタはさらに、前記行ラインの電位
    が前記所定の検知値以下であるとき、前記第１のトラン
    ジスタのゲートを対応する行ラインに結合し、前記第１
    のトランジスタはそれに応答して前記高電位から前記行
    ラインへの電流の結合を阻止する特許請求の範囲第16項
    記載の集積回路不揮発性メモリ装置。
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