JPH0682997B2 - Ｍｏｓ差動増幅回路 - Google Patents
Ｍｏｓ差動増幅回路Info
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- JPH0682997B2 JPH0682997B2 JP63161470A JP16147088A JPH0682997B2 JP H0682997 B2 JPH0682997 B2 JP H0682997B2 JP 63161470 A JP63161470 A JP 63161470A JP 16147088 A JP16147088 A JP 16147088A JP H0682997 B2 JPH0682997 B2 JP H0682997B2
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- differential amplifier
- power supply
- differential
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MOS差動増幅回路に関し、特に同相入力電圧
範囲の広いMOS差動増幅回路に関する。
範囲の広いMOS差動増幅回路に関する。
第２図従来例の第１の例を示す回路図でＰチャネルMOSF
ET入力型である。
ET入力型である。
第２図に示すＰチャネルMOSFET入力型差動増幅回路は、
電源端子13,14,入力端子10,11,出力端子12,差動対を構
成するＰチャネルMOSFETM20,M21,能動負荷としてのＮチ
ャネルMOSFETM22,M23,電流源としてのＰチャネルMOSFET
M26より差動増幅段を構成し、出力段を構成するＮチャ
ネルMOSFETM24,その能動負荷としてのＰチャネルMOSFET
M25,バイアス回路を構成する定電流源I3,PチャネルMOSF
ETM27とからなる。C2は周波数補償用容量である。
電源端子13,14,入力端子10,11,出力端子12,差動対を構
成するＰチャネルMOSFETM20,M21,能動負荷としてのＮチ
ャネルMOSFETM22,M23,電流源としてのＰチャネルMOSFET
M26より差動増幅段を構成し、出力段を構成するＮチャ
ネルMOSFETM24,その能動負荷としてのＰチャネルMOSFET
M25,バイアス回路を構成する定電流源I3,PチャネルMOSF
ETM27とからなる。C2は周波数補償用容量である。
ＰチャネルMOSFET入力型差動増幅回路は、同相入力電圧
が正側電源端子13の電源電圧へ近づくと、差動対M20,M2
1及び電流源としてのM26が定電流値での正常動作ができ
なくなる。このため、同相入力電圧は、正側電源端子13
の電源電圧に対して、電流源としてのM26のドレイン・
ソース間飽和電圧ＶDSsatと差動対M20,M21のゲート・ソ
ース間電圧ＶGSとの和の電圧以上低いものとなる。
が正側電源端子13の電源電圧へ近づくと、差動対M20,M2
1及び電流源としてのM26が定電流値での正常動作ができ
なくなる。このため、同相入力電圧は、正側電源端子13
の電源電圧に対して、電流源としてのM26のドレイン・
ソース間飽和電圧ＶDSsatと差動対M20,M21のゲート・ソ
ース間電圧ＶGSとの和の電圧以上低いものとなる。
同様に、第２図のＰチャネルMOSFET入力型差動増幅回路
のトランジスタの極性を変えたＮチャネルMOSFET入力型
差動増幅回路（図示せず）では、今度は、同相入力電圧
の下限は負側電源端子14の電源電圧に対して制限を受け
る。
のトランジスタの極性を変えたＮチャネルMOSFET入力型
差動増幅回路（図示せず）では、今度は、同相入力電圧
の下限は負側電源端子14の電源電圧に対して制限を受け
る。
上述した同相入力電圧範囲が制限を受けるという欠点を
改善する為、第３図に示すような回路が、特願昭59−22
8612号公報により示されている。
改善する為、第３図に示すような回路が、特願昭59−22
8612号公報により示されている。
その回路構成は、電源端子23,24,入力端子20,21,出力端
子22,NチャネルMOSFETM37,M38により構成された第１の
差動対と能動負荷としてのＰチャネルMOSFETM39,M40及
び電流源としてのＮチャネルMOSFETM36からなる第１の
差動増幅回路と、ＰチャネルMOSFETM30,M31により構成
された第２の差動対と、電流源としてのＰチャネルMOSF
ETM45及びM30のドレインと、第１の差動増幅回路のM37
のドレインに接続されたＮチャネルMOSFETM32,M33から
なる第１の電流ミラー回路と、M31のドレインと第１の
差動増幅回路のM38のドレインに接続されたＮチャネルM
OSFETM34,M35からなる第２の電流ミラー回路とからなる
第２の差動増幅回路よりなる差動増幅段とＰチャネルMO
SFETM41と能動負荷としてのＮチャネルMOSFETM42とから
なる出力段、及びバイアス回路を構成する定電流源I4,N
チャネルMOSFETM43,PチャネルMOSFETM44よりなる。C3は
周波数補償用容量である。
子22,NチャネルMOSFETM37,M38により構成された第１の
差動対と能動負荷としてのＰチャネルMOSFETM39,M40及
び電流源としてのＮチャネルMOSFETM36からなる第１の
差動増幅回路と、ＰチャネルMOSFETM30,M31により構成
された第２の差動対と、電流源としてのＰチャネルMOSF
ETM45及びM30のドレインと、第１の差動増幅回路のM37
のドレインに接続されたＮチャネルMOSFETM32,M33から
なる第１の電流ミラー回路と、M31のドレインと第１の
差動増幅回路のM38のドレインに接続されたＮチャネルM
OSFETM34,M35からなる第２の電流ミラー回路とからなる
第２の差動増幅回路よりなる差動増幅段とＰチャネルMO
SFETM41と能動負荷としてのＮチャネルMOSFETM42とから
なる出力段、及びバイアス回路を構成する定電流源I4,N
チャネルMOSFETM43,PチャネルMOSFETM44よりなる。C3は
周波数補償用容量である。
第３図に示すような回路において、同相入力電圧が正側
電源端子23の電源電圧へ近づくと、M30,M31により構成
される差動対からなる第２の差動増幅回路側は、前述し
た同相入力電圧に制限を受けるが、M37,M38により構成
される差動対からなる第１の差動増幅回路側は、こうし
た制限を受けない。逆に同相入力電圧が負側電源端子24
の電源電圧に近づくと、M30,M31により構成される差動
対からなる第２の差動増幅回路側は、同相入力電圧の制
限を受けない。
電源端子23の電源電圧へ近づくと、M30,M31により構成
される差動対からなる第２の差動増幅回路側は、前述し
た同相入力電圧に制限を受けるが、M37,M38により構成
される差動対からなる第１の差動増幅回路側は、こうし
た制限を受けない。逆に同相入力電圧が負側電源端子24
の電源電圧に近づくと、M30,M31により構成される差動
対からなる第２の差動増幅回路側は、同相入力電圧の制
限を受けない。
従って、同相入力電圧範囲は、ほぼ正側，負側の電源電
圧一杯となり、第２図に示すような回路における同相入
力電圧が制限を受けるという欠点が改善される。
圧一杯となり、第２図に示すような回路における同相入
力電圧が制限を受けるという欠点が改善される。
上述した従来の同相入力電圧が制限を受けるという欠点
を改善する為の第３図に示すような回路は以下に述べる
ような欠点がある。
を改善する為の第３図に示すような回路は以下に述べる
ような欠点がある。
MOS差動増幅回路におけるオフセット電圧には、大別し
て製造上の原因により整合性が要求される素子に対し
て、理想的には生じないはずのミスマッチが生じる事に
よるものと、回路設計上の原因により、全ての素子が理
想的な場合でも生じるものの２通りがある。
て製造上の原因により整合性が要求される素子に対し
て、理想的には生じないはずのミスマッチが生じる事に
よるものと、回路設計上の原因により、全ての素子が理
想的な場合でも生じるものの２通りがある。
ここでは、オフセット電圧について、後者のものだけを
考える事にして、以後単にオフセット電圧と記す。
考える事にして、以後単にオフセット電圧と記す。
第２図に示す回路において、オフセット電圧の発生する
原因は、一般にはM22とM23の各々のゲート・ソース電圧
は等しいが、ドレイン・ソース電圧が等しいとは限らな
い為、M22とM23のドレイン電流が異なる事による。しか
しながらM24のゲート・ソース電圧がM22,M23のゲート・
ソース電圧に等しければ、M22とM23は、ゲート・ソース
電圧，ドレイン・ソース電圧が等しくなり、M22とM23の
ドレイン電流は等しく、オフセット電圧は発生しない。
したがって、トランジスタサイズを と選ぶ事により、M22,M23,M24のゲート・ソース電圧を
等しくでき、オフセット電圧を無くす事ができる。
原因は、一般にはM22とM23の各々のゲート・ソース電圧
は等しいが、ドレイン・ソース電圧が等しいとは限らな
い為、M22とM23のドレイン電流が異なる事による。しか
しながらM24のゲート・ソース電圧がM22,M23のゲート・
ソース電圧に等しければ、M22とM23は、ゲート・ソース
電圧，ドレイン・ソース電圧が等しくなり、M22とM23の
ドレイン電流は等しく、オフセット電圧は発生しない。
したがって、トランジスタサイズを と選ぶ事により、M22,M23,M24のゲート・ソース電圧を
等しくでき、オフセット電圧を無くす事ができる。
同様にして第３図に示す回路においては、M41のゲート
・ソース電圧をM39とM40のゲート・ソース電圧と等しく
するよう、M39（M40）にはM37（M38）のドレイン電流の
他にM33（M35）のドレイン電流が流れる事に注意して、
次式のようにトランジスタサイズ選べばオフセット電圧
は無くせると考えられる。
・ソース電圧をM39とM40のゲート・ソース電圧と等しく
するよう、M39（M40）にはM37（M38）のドレイン電流の
他にM33（M35）のドレイン電流が流れる事に注意して、
次式のようにトランジスタサイズ選べばオフセット電圧
は無くせると考えられる。
しかし、同相入力電圧が正側電源端子23の電源電圧付近
では、M30,M31より構成される第２の差動対及び電流源
としてのM45が定電流値での正常動作をしなくなるの
で、M39（M40）を流れる電流は、ほとんどM37（M38）の
ドレイン電流だけとなり、M41を流れる電流は一定であ
るのに対し、M39,M40を流れる電流が変化するため、
（２）式のようにトランジスタサイズを選んでも同相入
力電圧が、正側電源端子23の電源電圧付近では、M39,M4
0,M41のゲート・ソース電圧が等しくならずオフセット
電圧が発生してしまうという欠点があった。
では、M30,M31より構成される第２の差動対及び電流源
としてのM45が定電流値での正常動作をしなくなるの
で、M39（M40）を流れる電流は、ほとんどM37（M38）の
ドレイン電流だけとなり、M41を流れる電流は一定であ
るのに対し、M39,M40を流れる電流が変化するため、
（２）式のようにトランジスタサイズを選んでも同相入
力電圧が、正側電源端子23の電源電圧付近では、M39,M4
0,M41のゲート・ソース電圧が等しくならずオフセット
電圧が発生してしまうという欠点があった。
また、同相入力電圧が負側電源端子24の電源電圧付近で
も同様である。
も同様である。
本発明の目的は、各々極性の異なる第1,第２の差動増幅
回路の組み合せからなる差動段と差動段の能動負荷のMO
SFETに流れる電流を検出し、その電流値に比例した電流
が流れるMOSFETの出力段を設けることにより、同相入力
電圧範囲をほぼ正側，負側の電源電圧一杯まで取ること
ができ、かつ同相入力電圧が電源電圧付近でもオフセッ
ト電圧を発生しないMOS差動増幅回路を提供することに
ある。
回路の組み合せからなる差動段と差動段の能動負荷のMO
SFETに流れる電流を検出し、その電流値に比例した電流
が流れるMOSFETの出力段を設けることにより、同相入力
電圧範囲をほぼ正側，負側の電源電圧一杯まで取ること
ができ、かつ同相入力電圧が電源電圧付近でもオフセッ
ト電圧を発生しないMOS差動増幅回路を提供することに
ある。
本発明のMOS差動増幅回路はゲートが各々第１・第２の
入力端子に接続された２個の第１導電型のMOSFETにより
構成された第１の差動対と、その共通ソースと第２の電
源端子間に設けられた第１の定電流源と、前記第１の差
動対を構成するMOSFETの各々のドレインと第１の電源端
子間に設けられた電流ミラー形態の第２導電型の２個の
負荷MOSFETとからなる第１の差動増幅回路と、ゲートが
各々前記第１・第２の入力端子に接続された２個の第２
導電型MOSFETにより構成された第２の差動対と、その共
通ソースと第１の電源端子間に設けられた第２の定電流
源と、前記第２の差動対を構成する一方の第１のMOSFET
のドレインと他方第２のMOSFETとゲートが共通で、前記
第１の差動増幅回路の差動対を構成しているMOSFETのド
レインに接続された２個の第１導電型のMOSFETからなる
第１の電流ミラー回路と前記第２の差動対を構成する第
２のMOSFETのドレインと前記第２の差動対を構成する第
１のMOSFETとゲートが共通で、前記第１の差動増幅回路
の差動対を構成するMOSFETのドレインに接続された２個
の第１導電型MOSFETからなる第２の電流ミラー回路より
なる第２の差動増幅回路とからなる差動増幅段と、前記
第１の差動増幅回路の負荷MOSFETに流れる電流を検出し
て、該電流値に比例した電流が流れる第２導電型のMOSF
ETよりなる出力段とを含んで構成される。
入力端子に接続された２個の第１導電型のMOSFETにより
構成された第１の差動対と、その共通ソースと第２の電
源端子間に設けられた第１の定電流源と、前記第１の差
動対を構成するMOSFETの各々のドレインと第１の電源端
子間に設けられた電流ミラー形態の第２導電型の２個の
負荷MOSFETとからなる第１の差動増幅回路と、ゲートが
各々前記第１・第２の入力端子に接続された２個の第２
導電型MOSFETにより構成された第２の差動対と、その共
通ソースと第１の電源端子間に設けられた第２の定電流
源と、前記第２の差動対を構成する一方の第１のMOSFET
のドレインと他方第２のMOSFETとゲートが共通で、前記
第１の差動増幅回路の差動対を構成しているMOSFETのド
レインに接続された２個の第１導電型のMOSFETからなる
第１の電流ミラー回路と前記第２の差動対を構成する第
２のMOSFETのドレインと前記第２の差動対を構成する第
１のMOSFETとゲートが共通で、前記第１の差動増幅回路
の差動対を構成するMOSFETのドレインに接続された２個
の第１導電型MOSFETからなる第２の電流ミラー回路より
なる第２の差動増幅回路とからなる差動増幅段と、前記
第１の差動増幅回路の負荷MOSFETに流れる電流を検出し
て、該電流値に比例した電流が流れる第２導電型のMOSF
ETよりなる出力段とを含んで構成される。
次に本発明について、図面を参照して説明する。
第１図は、本発明の一実施例の等価回路図である。
第１図に示すMOS差動増幅回路は、入力端子1,2,出力端
子3,電源端子4,5,NチャネルMOSFETM7,M8により構成され
た第１の差動対と、能動負荷としてのＰチャネルMOSFET
M9,M10及び電流源I2よりなる第１の差動増幅回路と、Ｐ
チャネルMOSFETM1,M2により構成される第２の差動対と
電流源I1及びM1のドレインと前記第１の差動増幅回路の
M9のドレインに接続されたＮチャネルMOSFETM3,M4から
なる第１の電流ミラー回路と、M2と、前記第１の差動増
幅回路のM8のドレインに接続されたＮチャネルMOSFETM
5,M6から第２の電流ミラー回路よりなる第２の差動増幅
回路からなる差動増幅段と、前記第１の差動増幅回路に
おける能動負荷としてのM9と第３の電流ミラー回路を構
成するＰチャネルMOSFETM11,また、M11のドレイン電流
を入力電流とする、ＮチャネルMOSFETM12,M13からなる
第４の電流ミラー回路と、前記第3,第４の電流ミラー回
路によりM9に流れる電流に比例した電流を折り返し、前
記第４の電流ミラー回路によりM9に流れる電流に比例し
た電流が流れているＰチャネルMOSFETM14からなる出力
段により構成される。C1は周波数補償用の容量である。
子3,電源端子4,5,NチャネルMOSFETM7,M8により構成され
た第１の差動対と、能動負荷としてのＰチャネルMOSFET
M9,M10及び電流源I2よりなる第１の差動増幅回路と、Ｐ
チャネルMOSFETM1,M2により構成される第２の差動対と
電流源I1及びM1のドレインと前記第１の差動増幅回路の
M9のドレインに接続されたＮチャネルMOSFETM3,M4から
なる第１の電流ミラー回路と、M2と、前記第１の差動増
幅回路のM8のドレインに接続されたＮチャネルMOSFETM
5,M6から第２の電流ミラー回路よりなる第２の差動増幅
回路からなる差動増幅段と、前記第１の差動増幅回路に
おける能動負荷としてのM9と第３の電流ミラー回路を構
成するＰチャネルMOSFETM11,また、M11のドレイン電流
を入力電流とする、ＮチャネルMOSFETM12,M13からなる
第４の電流ミラー回路と、前記第3,第４の電流ミラー回
路によりM9に流れる電流に比例した電流を折り返し、前
記第４の電流ミラー回路によりM9に流れる電流に比例し
た電流が流れているＰチャネルMOSFETM14からなる出力
段により構成される。C1は周波数補償用の容量である。
第１図に示すMOS差動増幅回路は第３図に示す従来の同
相入力電圧範囲の広いMOS差動増幅回路と同様に各々極
性の異なる第１及び第２の差動増幅回路の組み合せによ
り差動段を構成しているので、同相入力電圧範囲は、ほ
ぼ正側，負側の電源端子4,5の電源電圧一杯に取る事が
できる。
相入力電圧範囲の広いMOS差動増幅回路と同様に各々極
性の異なる第１及び第２の差動増幅回路の組み合せによ
り差動段を構成しているので、同相入力電圧範囲は、ほ
ぼ正側，負側の電源端子4,5の電源電圧一杯に取る事が
できる。
またオフセット電圧については、M14に流れる電流は、M
9に流れる電流に比例している為 が成り立つようにトランジスタサイズを選べばM9,M10,M
14のゲート・ソース電圧は等しくなり、オフセット電圧
は発生しない。
9に流れる電流に比例している為 が成り立つようにトランジスタサイズを選べばM9,M10,M
14のゲート・ソース電圧は等しくなり、オフセット電圧
は発生しない。
また、同相入力電圧が正側の電源端子４の電源電圧付近
で、M1,M2よりなる第１の差動対及び電流源I1が、定電
流値での正常動作をしなくなり、M9,M10を流れる電流が
変化しても、その変化を前記第3,第４の電流ミラー回路
で検出して、M14に流れる電流も変化させ、M14には常に
M9に流れる電流に比例した電流が流れるので（３）式の
ようにトランジスタサイズを選べば、同相入力電圧が正
側の電源端子４の電源電圧付近でも、M9,M10,M14のゲー
ト・ソース電圧は等しくオフセット電圧は発生しない。
で、M1,M2よりなる第１の差動対及び電流源I1が、定電
流値での正常動作をしなくなり、M9,M10を流れる電流が
変化しても、その変化を前記第3,第４の電流ミラー回路
で検出して、M14に流れる電流も変化させ、M14には常に
M9に流れる電流に比例した電流が流れるので（３）式の
ようにトランジスタサイズを選べば、同相入力電圧が正
側の電源端子４の電源電圧付近でも、M9,M10,M14のゲー
ト・ソース電圧は等しくオフセット電圧は発生しない。
同様に同相入力電圧が負側の電源端子５の電源電圧付近
でもオフセット電圧は発生しない。
でもオフセット電圧は発生しない。
以上説明したように本発明は、各々極性の異なる第1,第
２の差動増幅回路の組み合せからなる差動段と差動段の
能動負荷のMOSFETに流れる電流を検出し、その電流値に
比例した電流を出力段のMOSFETに流す事により、同相入
力電圧範囲をほぼ正側，負側の電源電圧一杯まで取るこ
とができ、かつ同相入力電圧が電源電圧付近でもオフセ
ット電圧を発生しないという効果がある。
２の差動増幅回路の組み合せからなる差動段と差動段の
能動負荷のMOSFETに流れる電流を検出し、その電流値に
比例した電流を出力段のMOSFETに流す事により、同相入
力電圧範囲をほぼ正側，負側の電源電圧一杯まで取るこ
とができ、かつ同相入力電圧が電源電圧付近でもオフセ
ット電圧を発生しないという効果がある。
第１図は本発明の一実施例の等価回路図、第２図は従来
の第１の例を示す回路図、第３図は従来の第２の例を示
す回路図である。 1,2,10,11,20,21……入力端子、3,12,22……出力端子、
4,13,23……正側電源端子、5,14,24……負側電源端子、 M1,M2,M9〜M11,M14,M20,M21,M25〜M27,M30,M31,M39〜M4
1,M44,M45……ＰチャネルMOSFET、M3〜M8,M12,M13,M22
〜M24,M32〜M38,M42,M43……ＮチャネルMOSFET、I1〜I4
……定電流源、C1〜C3……容量。
の第１の例を示す回路図、第３図は従来の第２の例を示
す回路図である。 1,2,10,11,20,21……入力端子、3,12,22……出力端子、
4,13,23……正側電源端子、5,14,24……負側電源端子、 M1,M2,M9〜M11,M14,M20,M21,M25〜M27,M30,M31,M39〜M4
1,M44,M45……ＰチャネルMOSFET、M3〜M8,M12,M13,M22
〜M24,M32〜M38,M42,M43……ＮチャネルMOSFET、I1〜I4
……定電流源、C1〜C3……容量。
Claims (1)
- 【請求項１】ゲートが各々第１・第２の入力端子に接続
された２個の第１導電型のMOSFETにより構成された第１
の差動対と前記第１の差動対の共通ソースと第２の電源
端子間に設けられた第１の定電流源と前記第１の差動対
を構成するMOSFETの各々のドレインと第１の電源端子間
に設けられた電源ミラー形態の第２導電型の２個の負荷
MOSFETとからなる第１の差動増幅回路と、ゲートが各々
前記第１・第２の入力端子に接続された２個の第２導電
型のMOSFETにより構成された第２の差動対とその共通ソ
ースと第１の電源端子間に設けられた第２の定電流源と
前記第２の差動対を構成する一方の第１のMOSFETのドレ
インと、前記第２の差動対を構成する他方第２のMOSFET
とゲートが共通な前記第１の差動増幅回路の差動対を構
成しているMOSFETのドレインに接続された２個の第１導
電型MOSFETからなる第１の電流ミラー回路と前記第２の
差動対を構成する第２のMOSFETのドレインと前記第２の
差動対を構成する第１のMOSFETとゲートが共通な前記第
１の差動回路の差動対を構成しているMOSFETのドレイン
に接続された２個の第１導電型のMOSFETからなる第２の
電流ミラー回路からなる第２の差動増幅回路と、前記第
１の差動増幅回路の負荷MOSFETに流れる電流を検出して
該電流値に比例した電流が流れる前記第1,第２の差動増
幅回路の共通出力とゲートが接続されたソース接地型の
第２の導電型のMOSFETとを含むことを特徴とするMOS差
動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161470A JPH0682997B2 (ja) | 1988-06-28 | 1988-06-28 | Ｍｏｓ差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161470A JPH0682997B2 (ja) | 1988-06-28 | 1988-06-28 | Ｍｏｓ差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0210904A JPH0210904A (ja) | 1990-01-16 |
| JPH0682997B2 true JPH0682997B2 (ja) | 1994-10-19 |
Family
ID=15735707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63161470A Expired - Lifetime JPH0682997B2 (ja) | 1988-06-28 | 1988-06-28 | Ｍｏｓ差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682997B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2586171B2 (ja) * | 1990-03-26 | 1997-02-26 | 日本電気株式会社 | 演算増幅器 |
| US5856749A (en) * | 1996-11-01 | 1999-01-05 | Burr-Brown Corporation | Stable output bias current circuitry and method for low-impedance CMOS output stage |
-
1988
- 1988-06-28 JP JP63161470A patent/JPH0682997B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0210904A (ja) | 1990-01-16 |
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