JPH0210904A - Ｍｏｓ差動増幅回路 - Google Patents
Ｍｏｓ差動増幅回路Info
- Publication number
- JPH0210904A JPH0210904A JP63161470A JP16147088A JPH0210904A JP H0210904 A JPH0210904 A JP H0210904A JP 63161470 A JP63161470 A JP 63161470A JP 16147088 A JP16147088 A JP 16147088A JP H0210904 A JPH0210904 A JP H0210904A
- Authority
- JP
- Japan
- Prior art keywords
- differential
- current
- differential amplifier
- differential pair
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 230000003321 amplification Effects 0.000 description 7
- 238000003199 nucleic acid amplification method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000013459 approach Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 208000026478 essential tremor 5 Diseases 0.000 description 1
- 208000036719 hereditary essential 5 tremor Diseases 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳ差動増幅回路に関し、特に同相入力電
圧範囲の広いＭＯＳ差動増幅回路に関する。
圧範囲の広いＭＯＳ差動増幅回路に関する。
第２図従来例の第１の例を示す回路図でＰチャネルＭＯ
ＳＦＥＴ入力型である。
ＳＦＥＴ入力型である。
第２図に示すＰチャネルＭＯＳＦＥＴ入力型差動増幅回
路は、電源端子１３，１４．入力端子１０゜１１、出力
端子１２．差動対を構成するＰチャネルＭＯＳＦＥＴＭ
２０ 、Ｍ２１．能動狛荷としてのＮチャネルＭＯＳＦ
ＥＴＭ２２ 、Ｍ２３．電流源としてのＰチャネルＭＯ
ＳＦＥＴＭ２６よシ差動増幅段を構成し、出力段を構成
するＮチャネルＭＯＳＦＥＴＭ２４．その能動負荷とし
てのＰチャネルＭＯＳＦＥＴＭ２５．バイアス回路を構
成する定電流源Ｉ３．ＰチャネルＭＯＳＦＥＴＭ２７と
からなる。Ｃ２は周波数補償用容量である。
路は、電源端子１３，１４．入力端子１０゜１１、出力
端子１２．差動対を構成するＰチャネルＭＯＳＦＥＴＭ
２０ 、Ｍ２１．能動狛荷としてのＮチャネルＭＯＳＦ
ＥＴＭ２２ 、Ｍ２３．電流源としてのＰチャネルＭＯ
ＳＦＥＴＭ２６よシ差動増幅段を構成し、出力段を構成
するＮチャネルＭＯＳＦＥＴＭ２４．その能動負荷とし
てのＰチャネルＭＯＳＦＥＴＭ２５．バイアス回路を構
成する定電流源Ｉ３．ＰチャネルＭＯＳＦＥＴＭ２７と
からなる。Ｃ２は周波数補償用容量である。
ＰチャネルＭＯＳＦＥＴ入力型差動増幅回路は、同相入
力電圧が正側電源端子１３の電源電圧へ近づくと、差動
対Ｍ２０．Ｍ２１及び電流源としてのＭ２６が定電流値
での正常動作ができなくなる。
力電圧が正側電源端子１３の電源電圧へ近づくと、差動
対Ｍ２０．Ｍ２１及び電流源としてのＭ２６が定電流値
での正常動作ができなくなる。
このため、同相入力電圧は、正側電源端子１３の電源電
圧に対して、電流源としてのＭ２６のドレイン・ノース
間飽和電圧ＶＤＳｓａｔと差動対Ｍ２０゜Ｍ２１のケー
ト・ノース間電圧ＶＣＳとの和の電圧以上低いものとな
る。
圧に対して、電流源としてのＭ２６のドレイン・ノース
間飽和電圧ＶＤＳｓａｔと差動対Ｍ２０゜Ｍ２１のケー
ト・ノース間電圧ＶＣＳとの和の電圧以上低いものとな
る。
同様に、第２図のＰチャネルＭＯＳＦＥＴ入力型差動増
幅回路のトランジスタの極性を変えｆｃＮチャネルＭＯ
Ｓに″ＥＴ入力入力型差幅増幅回路示せず）では、今度
は、同相入力電圧の下限は負側電源端子１４の電源電圧
に対して制限金受ける。
幅回路のトランジスタの極性を変えｆｃＮチャネルＭＯ
Ｓに″ＥＴ入力入力型差幅増幅回路示せず）では、今度
は、同相入力電圧の下限は負側電源端子１４の電源電圧
に対して制限金受ける。
上述した同相入力電圧範囲が制限を受けるという欠点を
改善する為、第３図に示すような回路が、特願昭５９−
２２８６１２号公報により示されている。
改善する為、第３図に示すような回路が、特願昭５９−
２２８６１２号公報により示されている。
その回路構成は、電源端子２３，２４．入力端子２０，
２１．出力端子２２．ＮチャネルＭＯＳＦＥＴＭ３７．
Ｍ２Ｓによυ構成された第１の差動対と能動負荷として
のＰチャネルＭ０８ＦＥＴＭ３９．Ｍ２Ｏ及び電流源と
してのＮチャネルＭＯＳＦＥＴＭ３６からなる第１の差
動増幅回路と、Ｐ＋ヤ＄ルＭＯＳＦＥＴＭ３０ 、Ｍ３
１により構成された第２の差動対と、電流源としてのＰ
チャネルＭＯＳＦ’）！：ＴＭ４５及びＭ２Ｏのドレイ
ンと、第１の差動増幅回路のＭＢ２のドレインに接続さ
れたＮチャネルＭＯＳＦＥＴＭ３２ 、Ｍ３３からなる
第１の電流ミラー回路と、ＭＢ２のドレインと第１の差
動増幅回路のＭ２Ｓのドレインに接続されたＮチャネル
ＭＯＳＦＥＴＭ３４ 、Ｍ２Ｓからなる第２の電流ミラ
ー回路とからなる第２の差動増幅回路よりなる差動増幅
段とＰチャネルＭＯＳＦＥＴＭ４１とＭ４１にバイアス
を与える能動負荷としてのＮチャネルＭＯＳＦＥＴＭ４
２とからなる出力段、及びバイアス回路を構成する定電
流源Ｉ４．ＮチャネルＭＯＳＦＥＴＭ４３．Ｐチャネル
ＭＯＳＦＥＴＭ４４よりなる。Ｃ３は周波数補償用容量
である。
２１．出力端子２２．ＮチャネルＭＯＳＦＥＴＭ３７．
Ｍ２Ｓによυ構成された第１の差動対と能動負荷として
のＰチャネルＭ０８ＦＥＴＭ３９．Ｍ２Ｏ及び電流源と
してのＮチャネルＭＯＳＦＥＴＭ３６からなる第１の差
動増幅回路と、Ｐ＋ヤ＄ルＭＯＳＦＥＴＭ３０ 、Ｍ３
１により構成された第２の差動対と、電流源としてのＰ
チャネルＭＯＳＦ’）！：ＴＭ４５及びＭ２Ｏのドレイ
ンと、第１の差動増幅回路のＭＢ２のドレインに接続さ
れたＮチャネルＭＯＳＦＥＴＭ３２ 、Ｍ３３からなる
第１の電流ミラー回路と、ＭＢ２のドレインと第１の差
動増幅回路のＭ２Ｓのドレインに接続されたＮチャネル
ＭＯＳＦＥＴＭ３４ 、Ｍ２Ｓからなる第２の電流ミラ
ー回路とからなる第２の差動増幅回路よりなる差動増幅
段とＰチャネルＭＯＳＦＥＴＭ４１とＭ４１にバイアス
を与える能動負荷としてのＮチャネルＭＯＳＦＥＴＭ４
２とからなる出力段、及びバイアス回路を構成する定電
流源Ｉ４．ＮチャネルＭＯＳＦＥＴＭ４３．Ｐチャネル
ＭＯＳＦＥＴＭ４４よりなる。Ｃ３は周波数補償用容量
である。
第３図に示すような回路において、同相入力電圧が正側
電源端子２３の電源電圧へ近づくと、Ｍ２Ｏ、ＭＢ２に
よυ構成される差動対からなる第２の差動増幅回路側は
、前述した同相入力電圧に制限を受けるが、ＭＢ２ 、
Ｍ２Ｓにより構成される差動対からなる第１の差動増幅
回路側は、こうした制限を受けない。逆に同相入力電圧
が負側電源端子２４の電源電圧に近づくと、Ｍ２Ｏ，Ｍ
Ｂ２により構成される差動対からなる第２の差動増幅回
路側は、同相入力電圧の制限を受けない。
電源端子２３の電源電圧へ近づくと、Ｍ２Ｏ、ＭＢ２に
よυ構成される差動対からなる第２の差動増幅回路側は
、前述した同相入力電圧に制限を受けるが、ＭＢ２ 、
Ｍ２Ｓにより構成される差動対からなる第１の差動増幅
回路側は、こうした制限を受けない。逆に同相入力電圧
が負側電源端子２４の電源電圧に近づくと、Ｍ２Ｏ，Ｍ
Ｂ２により構成される差動対からなる第２の差動増幅回
路側は、同相入力電圧の制限を受けない。
従って、同相入力電圧範囲は、はぼ正側、負側の電源電
圧−杯となり、第２図に示すような回路における同相入
力電圧が制限を受けるという欠点が改善される。
圧−杯となり、第２図に示すような回路における同相入
力電圧が制限を受けるという欠点が改善される。
上述した従来の同相入力電圧が制限を受けるという欠点
を改善する為の第３図に示すような回路は以下に述べる
ような欠点がある。
を改善する為の第３図に示すような回路は以下に述べる
ような欠点がある。
ＭＯＳ差動増幅回路におけるオフセット電圧には、大別
１２て製造上の原因により整合性が要求される素子に対
して、理想的には生じないはずのばスマッチが生じる事
によるものと、回路設計上の原因により、全ての素子が
理想的な場合でも生じるものの２通りがある。
１２て製造上の原因により整合性が要求される素子に対
して、理想的には生じないはずのばスマッチが生じる事
によるものと、回路設計上の原因により、全ての素子が
理想的な場合でも生じるものの２通りがある。
ここでは、オフセット電圧について、後者のものだけを
考える事にし、以後単にオフセット電圧と記す。
考える事にし、以後単にオフセット電圧と記す。
第２図に示す回路において、オフセット電圧の発生する
原因は、一般にはＭ２２とＭ２Ｓの各々のゲート・ソー
ス電圧は等しいが、ドレイン・ソース電圧が等しいとは
限らない為、Ｍ２２とＭ２Ｓのドレイン電流が異なる事
による。しかしながらＭ２４のゲート・ソース電圧がＭ
２２．Ｍ２Ｓのゲート・ソース電圧に等しければ、Ｍ２
２とＭ２Ｓは、ゲート・ソース電圧、ドレイン・ソース
電圧が等しくなり、Ｍ２２とＭ２Ｓのドレイン電流は等
しく、オフセット電圧は発生しない。したがって、トラ
ンジスタサイズを のゲート・ソース電圧をＭＢ２とＭ２Ｏのゲート・ソー
ス電圧と等しくするよう、ＭＢ２（Ｍ４０’）にはＭ３
７（Ｍ２Ｓ）のドレイン電流の他にＭＢ２（Ｍ２Ｓ）の
ドレイン電流が流れる事に注意して、次式のようにトラ
ンジスタサイズ選べばオフセット電圧は無くせると考え
られる。
原因は、一般にはＭ２２とＭ２Ｓの各々のゲート・ソー
ス電圧は等しいが、ドレイン・ソース電圧が等しいとは
限らない為、Ｍ２２とＭ２Ｓのドレイン電流が異なる事
による。しかしながらＭ２４のゲート・ソース電圧がＭ
２２．Ｍ２Ｓのゲート・ソース電圧に等しければ、Ｍ２
２とＭ２Ｓは、ゲート・ソース電圧、ドレイン・ソース
電圧が等しくなり、Ｍ２２とＭ２Ｓのドレイン電流は等
しく、オフセット電圧は発生しない。したがって、トラ
ンジスタサイズを のゲート・ソース電圧をＭＢ２とＭ２Ｏのゲート・ソー
ス電圧と等しくするよう、ＭＢ２（Ｍ４０’）にはＭ３
７（Ｍ２Ｓ）のドレイン電流の他にＭＢ２（Ｍ２Ｓ）の
ドレイン電流が流れる事に注意して、次式のようにトラ
ンジスタサイズ選べばオフセット電圧は無くせると考え
られる。
・・・・・・（１）
と選ぶ事により、Ｍ２２ 、Ｍ２Ｓ 、Ｍ２４のゲート
・ソース電圧を等しくでき、オフセット電圧を無くす事
ができる。
・ソース電圧を等しくでき、オフセット電圧を無くす事
ができる。
同様にして第３図に示す回路においては、Ｍ４１・・・
・・・（２） しかし、同相入力電圧が正側電源端子２３の電源電圧付
近では、Ｍ２Ｏ，Ｍ３１よシ構成される第２０差動対及
び電流源としてのＭ２Ｓが定電流値での正常動作をしな
くなるので、ＭＢ２（Ｍ２Ｏ）を流れる電流は、はとん
どＭ３７ （Ｍ３３ ）のドレイン電流だけとなり、Ｍ
４１を流れる電流は一定でおるのに対し、ＭＢ２ 、Ｍ
２Ｏを流れる電流が変化するため、（２）式のようにト
ランジスタサイズを選んでも同相入力電圧が、正側電源
端子２３の電源電圧付近では、ＭＢ２ 、Ｍ２Ｏ、Ｍ４
１のゲート・ソース電圧が等しくならずオフセット電圧
が発生してしまうという欠点があった。
・・・（２） しかし、同相入力電圧が正側電源端子２３の電源電圧付
近では、Ｍ２Ｏ，Ｍ３１よシ構成される第２０差動対及
び電流源としてのＭ２Ｓが定電流値での正常動作をしな
くなるので、ＭＢ２（Ｍ２Ｏ）を流れる電流は、はとん
どＭ３７ （Ｍ３３ ）のドレイン電流だけとなり、Ｍ
４１を流れる電流は一定でおるのに対し、ＭＢ２ 、Ｍ
２Ｏを流れる電流が変化するため、（２）式のようにト
ランジスタサイズを選んでも同相入力電圧が、正側電源
端子２３の電源電圧付近では、ＭＢ２ 、Ｍ２Ｏ、Ｍ４
１のゲート・ソース電圧が等しくならずオフセット電圧
が発生してしまうという欠点があった。
また、同相入力電圧が負側電源端子２４の電源電圧付近
でも同様である。
でも同様である。
本発明の目的は、各々極性の異なる第１．第２の差動増
幅回路の組み合せからなる差動段と差動段の能動負荷の
ＭＯＳＦＥＴに流れる電流を検出し、その電流値に比例
した電流でバイアスされたＭＯＳＦ ＥＴの出力段を設
けることにより、同相入力電圧範囲をほぼ正側、負側の
電源電圧−杯まで取ることができ、かつ同相入力電圧が
電源電圧付近でもオフセット電圧を発生しないＭＯＳ差
動増幅回路を提供することにある。
幅回路の組み合せからなる差動段と差動段の能動負荷の
ＭＯＳＦＥＴに流れる電流を検出し、その電流値に比例
した電流でバイアスされたＭＯＳＦ ＥＴの出力段を設
けることにより、同相入力電圧範囲をほぼ正側、負側の
電源電圧−杯まで取ることができ、かつ同相入力電圧が
電源電圧付近でもオフセット電圧を発生しないＭＯＳ差
動増幅回路を提供することにある。
本発明のＭＯＳ差動増幅回路はゲートが各々第１・第２
の入力端子に接続されｆｃ２個の第１導電型のＭＯＳＦ
ＥＴにより構成された第１の差動対と、その共通ソース
と第２の電源端子間に設けられた第１の定電流源と、前
記第１の差動対を構成するＭＯＳＦＥＴの各々のドレイ
ンと第１の電源端子間に設けられた電流ミラー形態の第
２導電型の２個の負荷ＭＯＳＦＥＴとからなる第１の差
動増幅回路と、ケートが各々前記第１・第２の入力端子
に接続された２個の第２導電型Ｍ ＯＳ Ｆ Ｅ Ｔに
より構成された第２の差動対と、その共通ソースと第１
の電源端子間に設けられた第２の定電流源と、前記第２
の差動対を構成する一方の第１のＭＯＳＦＥＴのドレイ
ンと他方第２のＭＯＳＦＥ′Ｖとゲートが共通で、前記
第１の差動増幅回路の差動対を構成しているＭＯＳＦＥ
Ｔのドレインに接続された２個の第１導電型のＭ ＯＳ
Ｆ Ｅ Ｔからなる第１の電流ミラー回路と前記第２
の差動対を構成する第２のＭＯＳＦＥＴのドレインと前
記第２の差動対を構成する第１のＭＯＳＦＥＴとゲート
が共通で、前記第１の差動増幅回路の差動対を構成する
ＭＯＳＦＥＴのドレインに接続された２個の第１導電型
ＭＯＳＦＥＴからなる第２の電流ｉラー回路よりなる第
２の差動増幅回路とからなる差動増幅段と、前記第１の
差動増幅回路の負荷ＭＯＳＦ’ＥＴに流れる電流を検出
して、該電流値に比例した電流によりバイアスされた第
２導電型のＭＯＳＦＥＴよりなる出力段とを含んで構成
される。
の入力端子に接続されｆｃ２個の第１導電型のＭＯＳＦ
ＥＴにより構成された第１の差動対と、その共通ソース
と第２の電源端子間に設けられた第１の定電流源と、前
記第１の差動対を構成するＭＯＳＦＥＴの各々のドレイ
ンと第１の電源端子間に設けられた電流ミラー形態の第
２導電型の２個の負荷ＭＯＳＦＥＴとからなる第１の差
動増幅回路と、ケートが各々前記第１・第２の入力端子
に接続された２個の第２導電型Ｍ ＯＳ Ｆ Ｅ Ｔに
より構成された第２の差動対と、その共通ソースと第１
の電源端子間に設けられた第２の定電流源と、前記第２
の差動対を構成する一方の第１のＭＯＳＦＥＴのドレイ
ンと他方第２のＭＯＳＦＥ′Ｖとゲートが共通で、前記
第１の差動増幅回路の差動対を構成しているＭＯＳＦＥ
Ｔのドレインに接続された２個の第１導電型のＭ ＯＳ
Ｆ Ｅ Ｔからなる第１の電流ミラー回路と前記第２
の差動対を構成する第２のＭＯＳＦＥＴのドレインと前
記第２の差動対を構成する第１のＭＯＳＦＥＴとゲート
が共通で、前記第１の差動増幅回路の差動対を構成する
ＭＯＳＦＥＴのドレインに接続された２個の第１導電型
ＭＯＳＦＥＴからなる第２の電流ｉラー回路よりなる第
２の差動増幅回路とからなる差動増幅段と、前記第１の
差動増幅回路の負荷ＭＯＳＦ’ＥＴに流れる電流を検出
して、該電流値に比例した電流によりバイアスされた第
２導電型のＭＯＳＦＥＴよりなる出力段とを含んで構成
される。
次に本発明について、図面を参照して説明する。
第１図は、本発明の一実施例の等価回路図である。
第１図に示すＭＯＳ差動増幅回路は、入力端子１．２．
出力端子３．［原端子４．５．Ｎ＋ヤネルＭＯＳＦＥＴ
Ｍ７９Ｍ８により構成された第１の差動対と、能動負荷
としてのＰチャネルＭＯＳＦＥＴＭ９ 、ＭＩ Ｏ及び
電流源■２よりなる第１の差動増幅回路と、Ｐチャネル
ＭＯＳＦＥＴＭＩ。
出力端子３．［原端子４．５．Ｎ＋ヤネルＭＯＳＦＥＴ
Ｍ７９Ｍ８により構成された第１の差動対と、能動負荷
としてのＰチャネルＭＯＳＦＥＴＭ９ 、ＭＩ Ｏ及び
電流源■２よりなる第１の差動増幅回路と、Ｐチャネル
ＭＯＳＦＥＴＭＩ。
Ｍ２により構成式れる第２の差動対と電流源１１及びＭ
ｌのドレインと前記第１の差動増幅回路のＭ９のドレイ
ンに接続されたＮチャネルＭＯＳＦＥＴＭ３ 、Ｍ４か
らなる第１の電流ミラー回路と、Ｍ２と、前記第１の差
動増幅回路のＭ８のドレインに接続されたＮチャネルＭ
ＯＳＦ’ＥＴＭ５ 、Ａｌ１から第２の電流ミラー回路
よりなる第２の差動増幅回路からなる差動増幅段と、前
記第１の差動増幅回路における能動負荷としてのＭ９と
第３の電流ミラー回路を構成するＰチャネルＭＯＳｌ（
ＥＴＭＩＩ、また、Ｍｌｌのドレイン電流を入力電流と
する、ＮチャネルＭＯＳＦＥＴＭ１２．ＭＩ３からなる
第４の電流だラー回路と、前記第３．第４の電流ミラー
回路によりＭ９に流れる電流に比例した電流を折り返し
、前記第４の電流ミラー回路によりＭ９に流れる電流に
比例した電流でもってバイアスされている、Ｐチャネル
ＭＯＳＬＩ″ＥＴＭ１４からなる出力段によυ構成され
る。Ｃ１は周波数補償用の容量である。
ｌのドレインと前記第１の差動増幅回路のＭ９のドレイ
ンに接続されたＮチャネルＭＯＳＦＥＴＭ３ 、Ｍ４か
らなる第１の電流ミラー回路と、Ｍ２と、前記第１の差
動増幅回路のＭ８のドレインに接続されたＮチャネルＭ
ＯＳＦ’ＥＴＭ５ 、Ａｌ１から第２の電流ミラー回路
よりなる第２の差動増幅回路からなる差動増幅段と、前
記第１の差動増幅回路における能動負荷としてのＭ９と
第３の電流ミラー回路を構成するＰチャネルＭＯＳｌ（
ＥＴＭＩＩ、また、Ｍｌｌのドレイン電流を入力電流と
する、ＮチャネルＭＯＳＦＥＴＭ１２．ＭＩ３からなる
第４の電流だラー回路と、前記第３．第４の電流ミラー
回路によりＭ９に流れる電流に比例した電流を折り返し
、前記第４の電流ミラー回路によりＭ９に流れる電流に
比例した電流でもってバイアスされている、Ｐチャネル
ＭＯＳＬＩ″ＥＴＭ１４からなる出力段によυ構成され
る。Ｃ１は周波数補償用の容量である。
第１図に示すＭＯＳ差動増幅回路は第３図に示す従来の
同相入力電圧範囲の広いＭＯＳ差動増幅回路と同様に各
々極性の異なる第１及び第２の差動増幅回路の組み合せ
により差動段を構成しているので、同相入力電圧範囲は
、はぼ正側、負側の電源端子４，５の電源電圧−杯に取
る事ができる。
同相入力電圧範囲の広いＭＯＳ差動増幅回路と同様に各
々極性の異なる第１及び第２の差動増幅回路の組み合せ
により差動段を構成しているので、同相入力電圧範囲は
、はぼ正側、負側の電源端子４，５の電源電圧−杯に取
る事ができる。
またオフセット電圧については、Ｍｌ４に流れる電流は
、Ｍ９に流れる電流に比例している為・・・・・・（３
） が成り立つようにトランジスタサイズを選べばＭ９ 、
ＭＩ Ｏ、Ｍｌ ４のゲート・ソース電圧は等しくなり
、オフセット電圧は発生しない。
、Ｍ９に流れる電流に比例している為・・・・・・（３
） が成り立つようにトランジスタサイズを選べばＭ９ 、
ＭＩ Ｏ、Ｍｌ ４のゲート・ソース電圧は等しくなり
、オフセット電圧は発生しない。
また、同相入力電圧が正側の電源端子４の電源電圧付近
で、Ｍｌ 、Ｍ２よりなる第１０差動対及び電流源工１
が、定電流値での正常動作をしなくなり、Ｍ９．ＭＩＯ
を流れる電流が変化しても、その変化を前記第３．第４
の電流ミラー回路で検出して、Ｍｌ４に流れる電流も変
化させ、Ｍｌ４には常にＭ９に流れる電流に比例した電
流が流れるので（３）式のようにトランジスタサイズを
選べば、同相入力電圧が正側の電源端子４の電源電圧付
近でも、Ｍ９ 、ＭＩ Ｏ、Ｍｌ ４のゲート・ソース
電圧は等しくオフセット電圧は発生しない。
で、Ｍｌ 、Ｍ２よりなる第１０差動対及び電流源工１
が、定電流値での正常動作をしなくなり、Ｍ９．ＭＩＯ
を流れる電流が変化しても、その変化を前記第３．第４
の電流ミラー回路で検出して、Ｍｌ４に流れる電流も変
化させ、Ｍｌ４には常にＭ９に流れる電流に比例した電
流が流れるので（３）式のようにトランジスタサイズを
選べば、同相入力電圧が正側の電源端子４の電源電圧付
近でも、Ｍ９ 、ＭＩ Ｏ、Ｍｌ ４のゲート・ソース
電圧は等しくオフセット電圧は発生しない。
同様に同相入力電圧が負側の電源端子５の電源電圧付近
でもオフセット電圧は発生しない。
でもオフセット電圧は発生しない。
以上説明したように本発明は、各々極性の異なる第１．
第２の差動増幅回路の組み合せからなる差動段と差動段
の能動負荷のＭＯＳＦＥＴＫ流れる電流を検出し、その
電流値に比例した電流により出力段のＭＯＳＦＥＴのバ
イアスを与える事によジ、同相入力電圧範囲をほぼ正側
、負側の電源電圧−杯まで取ることができ、かつ同相入
力電圧が電源電圧付近でもオフセット電圧を発生しない
という効果がある。
第２の差動増幅回路の組み合せからなる差動段と差動段
の能動負荷のＭＯＳＦＥＴＫ流れる電流を検出し、その
電流値に比例した電流により出力段のＭＯＳＦＥＴのバ
イアスを与える事によジ、同相入力電圧範囲をほぼ正側
、負側の電源電圧−杯まで取ることができ、かつ同相入
力電圧が電源電圧付近でもオフセット電圧を発生しない
という効果がある。
第１図は本発明の一実施例の等価回路図、第２図は従来
の第１の例を示す回路図、第３図は従来の第２の例を示
す回路図である。 ！、２，１０，１１，２０，２１°°゛°°°入力端子
１３．１２．２２・・・・・・出力端子、４，１３．２
３・・・・・・正側電源端子、５，１４．２４・・・・
・・負側電源端子、 Ｍｌ 、Ｍ２ 、Ｍ９〜Ｍｌ １ 、Ｍｌ ４ 、ｋｉ
２０ 。 Ｍ２１．Ｍ２５〜Ｍ２７ 、Ｍ３０ 、Ｍ３１ 、Ｍ３
９〜Ｍ４１ 、Ｍ４４ 、Ｍ２Ｓ・・・・・・Ｐチャネ
ルＭＯＳＦＥＴ、Ｍ３〜Ｍ８ 、Ｍｌ ２ 、Ｍｌ ３
、Ｍ２２〜Ｍ２４．Ｍ３２〜Ｍ３８ 、Ｍ４２ 、Ｍ
４３・・・・・・ＮチャネルＭＯＳＦＥＴ、Ｉ １−Ｉ
４・・・・・・定電流源、Ｃ１〜Ｃ３・・・・・・容量
。 代理人 弁理士 内 原 音
の第１の例を示す回路図、第３図は従来の第２の例を示
す回路図である。 ！、２，１０，１１，２０，２１°°゛°°°入力端子
１３．１２．２２・・・・・・出力端子、４，１３．２
３・・・・・・正側電源端子、５，１４．２４・・・・
・・負側電源端子、 Ｍｌ 、Ｍ２ 、Ｍ９〜Ｍｌ １ 、Ｍｌ ４ 、ｋｉ
２０ 。 Ｍ２１．Ｍ２５〜Ｍ２７ 、Ｍ３０ 、Ｍ３１ 、Ｍ３
９〜Ｍ４１ 、Ｍ４４ 、Ｍ２Ｓ・・・・・・Ｐチャネ
ルＭＯＳＦＥＴ、Ｍ３〜Ｍ８ 、Ｍｌ ２ 、Ｍｌ ３
、Ｍ２２〜Ｍ２４．Ｍ３２〜Ｍ３８ 、Ｍ４２ 、Ｍ
４３・・・・・・ＮチャネルＭＯＳＦＥＴ、Ｉ １−Ｉ
４・・・・・・定電流源、Ｃ１〜Ｃ３・・・・・・容量
。 代理人 弁理士 内 原 音
Claims (1)
- ケートが各々第１・第２の入力端子に接続された２個
の第１導電型のＭＯＳＦＥＴにより構成された第１の差
動対と前記第１の差動対の共通ソースと第２の電源端子
間に設けられた第１の定電流源と前記第１の差動対を構
成するＭＯＳＦＥＴの各々のドレインと第１の電源端子
間に設けられた電流ミラー形態の第２導電型の２個の負
荷ＭＯＳＦＥＴとからなる第１の差動増幅回路と、ゲー
トが各々前記第１・第２の入力端子に接続された２個の
第２導電型のＭＯＳＦＥＴにより構成された第２の差動
対とその共通ソースと第１の電源端子間に設けられた第
２の定電流源と前記第２の差動対を構成する一方の第１
のＭＯＳＦＥＴのドレインと、前記第２の差動対を構成
する他方第２のＭＯＳＦＥＴとゲートが共通な前記第１
の差動増幅回路の差動対を構成しているＭＯＳＦＥＴの
ドレインに接続された２個の第１導電型ＭＯＳＦＥＴか
らなる第１の電流ミラー回路と前記第２の差動対を構成
する第２のＭＯＳＦＥＴのドレインと前記第２の差動対
を構成する第１のＭＯＳＦＥＴのゲートが共通な前記第
１の差動回路の差動対を構成しているＭＯＳＦＥＴのド
レインに接続された２個の第１導電型のＭＯＳＦＥＴか
らなる第２の電流ミラー回路からなる第２の差動増幅回
路と、前記第１の差動増幅回路の負荷ＭＯＳＦＥＴに流
れる電流を検出して該電流値に比例した電流によりバイ
アスされ前記第１、第２の差動増幅回路の共通出力とゲ
ートが接続されたソース接地型の第２導電型のＭＯＳＦ
ＥＴとを含むことを特徴とするＭＯＳ差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161470A JPH0682997B2 (ja) | 1988-06-28 | 1988-06-28 | Ｍｏｓ差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161470A JPH0682997B2 (ja) | 1988-06-28 | 1988-06-28 | Ｍｏｓ差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0210904A true JPH0210904A (ja) | 1990-01-16 |
| JPH0682997B2 JPH0682997B2 (ja) | 1994-10-19 |
Family
ID=15735707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63161470A Expired - Lifetime JPH0682997B2 (ja) | 1988-06-28 | 1988-06-28 | Ｍｏｓ差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682997B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03274912A (ja) * | 1990-03-26 | 1991-12-05 | Nec Corp | 演算増幅器 |
| US5856749A (en) * | 1996-11-01 | 1999-01-05 | Burr-Brown Corporation | Stable output bias current circuitry and method for low-impedance CMOS output stage |
-
1988
- 1988-06-28 JP JP63161470A patent/JPH0682997B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03274912A (ja) * | 1990-03-26 | 1991-12-05 | Nec Corp | 演算増幅器 |
| US5856749A (en) * | 1996-11-01 | 1999-01-05 | Burr-Brown Corporation | Stable output bias current circuitry and method for low-impedance CMOS output stage |
| US6002276A (en) * | 1996-11-01 | 1999-12-14 | Burr-Brown Corporation | Stable output bias current circuitry and method for low-impedance CMOS output stage |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0682997B2 (ja) | 1994-10-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3584067B2 (ja) | 演算増幅器のための改良された利得向上方法 | |
| US5485119A (en) | MOS transconductance amplifier having squaring circuit for LSI implementation | |
| JPH06152275A (ja) | 差動回路及び差動増幅回路 | |
| KR20050066466A (ko) | Ｄｃ 옵셋성분이 제거되고 비대칭성이 개선된 트랜스컨덕터 | |
| JPH07307624A (ja) | 低電圧高速動作のｃｍｏｓ演算増幅器 | |
| EP0286347B1 (en) | Balanced output analog differential amplifier circuit | |
| JPH04309190A (ja) | 掛算回路 | |
| CN101465623B (zh) | 具有对称电路拓扑的差分放大器 | |
| KR0155210B1 (ko) | Mos 4상한 멀티플라이어 | |
| CN101471634B (zh) | 输出级电路以及使用其的运算放大器 | |
| US5179354A (en) | Operational amplifier | |
| US6822513B1 (en) | Symmetric and complementary differential amplifier | |
| US8928409B1 (en) | Trans-capacitance amplifier with picoAmperes input biasing and large output swing | |
| US6323725B1 (en) | Constant transconductance bias circuit having body effect cancellation circuitry | |
| US6313691B1 (en) | Method and apparatus for adjusting the static thresholds of CMOS circuits | |
| JPH0682997B2 (ja) | Ｍｏｓ差動増幅回路 | |
| JP2586171B2 (ja) | 演算増幅器 | |
| JPS63115407A (ja) | 単一のチャンネル極性のｍｏｓトランジスターを利用する差動増幅器 | |
| EP0809354A1 (en) | Differential amplifier | |
| JP3341945B2 (ja) | 演算増幅器 | |
| JPS61194906A (ja) | 演算増幅回路 | |
| JP2730489B2 (ja) | 差動増幅回路 | |
| JPH0257721B2 (ja) | ||
| JPH02124609A (ja) | 電流ミラー回路 | |
| JPS59122225A (ja) | 基準電圧検出回路 |