JPH0683070B2 - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH0683070B2 JPH0683070B2 JP14592587A JP14592587A JPH0683070B2 JP H0683070 B2 JPH0683070 B2 JP H0683070B2 JP 14592587 A JP14592587 A JP 14592587A JP 14592587 A JP14592587 A JP 14592587A JP H0683070 B2 JPH0683070 B2 JP H0683070B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はアナログ電圧をデジタル値へ変換するアナログ
／デジタル変換器（A/D変換器）に関するもので、さら
には直並列型A/D変換器と呼ばれるA/D変換器に関するも
のである。
／デジタル変換器（A/D変換器）に関するもので、さら
には直並列型A/D変換器と呼ばれるA/D変換器に関するも
のである。
（従来の技術） 簡便化のために、上位３ビット、下位３ビットの並列型
A/D変換器を用い、上位ビットと下位ビツトを１ビット
オーバーラップさせて５ビットの変換結果を得る直並列
型A/D変換方式で考える。
A/D変換器を用い、上位ビットと下位ビツトを１ビット
オーバーラップさせて５ビットの変換結果を得る直並列
型A/D変換方式で考える。
直並列型A/D変換方式とは、２段構成の場合初段の並列
型A/D変換器で粗くA/D変換して上位ビットを求め、次に
入力信号から初段でA/D変換した分を差し引き、残りを
再び並列型A/D変換器でA/D変換して下位ビットを求め、
上位ビットと下位ビットをあわせて所定の分解能の変換
結果を得るものである。上位ビットと下位ビットを加算
するときに１ビットオーバーラップさせるということ
は、上位ビットの2LSBの範囲で２段目の変換を行なうと
いうことで、初段の変換誤差を２段目の変換時に補正す
ることができる。従って初段のA/D変換器は初段の分解
能の1/2LSBの精度であれば良いので、A/D変換器を構成
する素子に対する要求精度も緩やかである。具体的には
上位ビットと下位ビットをオーバーラップさせないで５
ビットの変換結果を得るためには５ビットの±1/2LSBの
精度が要求されるのに対して上位３ビットと下位３ビッ
トから１ビットオーバーラップさせて５ビットの変換結
果を得るためには、３ビットの±1/2LSBの精度で良いの
で要求精度は４倍も異なる。分解能が大きくなり素子精
度に対する要求が厳しくなるほどこの差が顕著になる。
型A/D変換器で粗くA/D変換して上位ビットを求め、次に
入力信号から初段でA/D変換した分を差し引き、残りを
再び並列型A/D変換器でA/D変換して下位ビットを求め、
上位ビットと下位ビットをあわせて所定の分解能の変換
結果を得るものである。上位ビットと下位ビットを加算
するときに１ビットオーバーラップさせるということ
は、上位ビットの2LSBの範囲で２段目の変換を行なうと
いうことで、初段の変換誤差を２段目の変換時に補正す
ることができる。従って初段のA/D変換器は初段の分解
能の1/2LSBの精度であれば良いので、A/D変換器を構成
する素子に対する要求精度も緩やかである。具体的には
上位ビットと下位ビットをオーバーラップさせないで５
ビットの変換結果を得るためには５ビットの±1/2LSBの
精度が要求されるのに対して上位３ビットと下位３ビッ
トから１ビットオーバーラップさせて５ビットの変換結
果を得るためには、３ビットの±1/2LSBの精度で良いの
で要求精度は４倍も異なる。分解能が大きくなり素子精
度に対する要求が厳しくなるほどこの差が顕著になる。
ここで、下位ビットの求め方および上位ビットと下位ビ
ットの加算方法について考える。下位ビットを求めるた
めに、入力信号から初段でA/DH変換した分を差し引くと
きに、初段のA/D変換結果をそのまま差し引くと２段目
の入力として正負、両方の符号の値を生じる。
ットの加算方法について考える。下位ビットを求めるた
めに、入力信号から初段でA/DH変換した分を差し引くと
きに、初段のA/D変換結果をそのまま差し引くと２段目
の入力として正負、両方の符号の値を生じる。
３ビットA/D変換器を例に挙げて、具体的に説明する。
一般的に、従来のA/D変換器は０からVrのアナログ入力
電圧VINを変換して、“000"から"111"のディジタルコー
ドを出力する。このとき、入力電圧と出力コードの関係
は第３図のようになる。出力コードを通常の10進数であ
らわすと、 ０≦VIN＜Vr(0)のときＤ＝０ （１） Vr(i-1)≦VIN＜r(i)のときＤ＝ｉ ただし、ｉは１〜６の整数 （２） Vr(7)≦VIN＜VrのときＤ＝７ （３） ただし、 Vr(m)＝｛（2m＋１）/16｝Vr、ｍは０〜７の整数（４） である。
電圧VINを変換して、“000"から"111"のディジタルコー
ドを出力する。このとき、入力電圧と出力コードの関係
は第３図のようになる。出力コードを通常の10進数であ
らわすと、 ０≦VIN＜Vr(0)のときＤ＝０ （１） Vr(i-1)≦VIN＜r(i)のときＤ＝ｉ ただし、ｉは１〜６の整数 （２） Vr(7)≦VIN＜VrのときＤ＝７ （３） ただし、 Vr(m)＝｛（2m＋１）/16｝Vr、ｍは０〜７の整数（４） である。
ここで、A/D変換結果をＮ、変換結果に相当するアナロ
グ電圧をVad(N)とすると、Vad(N)は第３図に示したよう
に、 Vad(N)＝Ｎ・Vr/8 （５） となる。入力電圧VINが第３図中に示したように、 Vr(3)≦VIN＜Vr(4) （６） Vr(3)＝7Vr/16、Vr(4)＝9Vr/16 （７） のときは出力はＤ＝４である。この変換結果に相当する
アナログ電圧は Vad(4)＝8Vr/16 （８） である。したがって、下位ビットを求めるために入力信
号から初段でA/D変換した結果（8Vr/16）をそのまま差
し引くと、入力信号の大きさに応じて、２段目の入力と
して次のように正負、両方の符号を生じる。すなわち、
差し引いた結果をVdifとすると 7Vr/16≦VIN＜8Vr/16のとき−Vr/16≦Vdif＜０ （９） 8Vr/16≦VIN＜9Vr/16のとき０≦Vdif＜Vr/16 （10） となる。その結果、上位ビットと下位ビットを１ビット
オーバーラップさせて加算するときに実際には減算も必
要になりハード機能が複雑になる。さらに単一電源のA/
D変換器で入力電圧が正負いずれか一方だけの場合には
不都合である。第３図を参照して具体的に説明する。入
力信号から初段のA/D変換結果を差し引く時に初段のA/D
変換結果から1LSB少ない値を入力信号から差し引くよう
にすると、差し引く電圧はＤ−１＝４−１＝３に相当す
る電圧となる。すなわち、 Vad(3)＝6Vr/16 （11） を差し引くことになる。したがって、差し引いた結果Ｖ
dif′は、 Vr/16≦Ｖdif′＜3Vr＜16 （12） となり、正の一符号だけになる。差し引いた結果が２段
目の入力信号となるので、２段目の入力は正の一符号だ
けになる。一般的には、正あるいは負の一符号だけにな
るのであるが上述した例では正の一符号だけである。
グ電圧をVad(N)とすると、Vad(N)は第３図に示したよう
に、 Vad(N)＝Ｎ・Vr/8 （５） となる。入力電圧VINが第３図中に示したように、 Vr(3)≦VIN＜Vr(4) （６） Vr(3)＝7Vr/16、Vr(4)＝9Vr/16 （７） のときは出力はＤ＝４である。この変換結果に相当する
アナログ電圧は Vad(4)＝8Vr/16 （８） である。したがって、下位ビットを求めるために入力信
号から初段でA/D変換した結果（8Vr/16）をそのまま差
し引くと、入力信号の大きさに応じて、２段目の入力と
して次のように正負、両方の符号を生じる。すなわち、
差し引いた結果をVdifとすると 7Vr/16≦VIN＜8Vr/16のとき−Vr/16≦Vdif＜０ （９） 8Vr/16≦VIN＜9Vr/16のとき０≦Vdif＜Vr/16 （10） となる。その結果、上位ビットと下位ビットを１ビット
オーバーラップさせて加算するときに実際には減算も必
要になりハード機能が複雑になる。さらに単一電源のA/
D変換器で入力電圧が正負いずれか一方だけの場合には
不都合である。第３図を参照して具体的に説明する。入
力信号から初段のA/D変換結果を差し引く時に初段のA/D
変換結果から1LSB少ない値を入力信号から差し引くよう
にすると、差し引く電圧はＤ−１＝４−１＝３に相当す
る電圧となる。すなわち、 Vad(3)＝6Vr/16 （11） を差し引くことになる。したがって、差し引いた結果Ｖ
dif′は、 Vr/16≦Ｖdif′＜3Vr＜16 （12） となり、正の一符号だけになる。差し引いた結果が２段
目の入力信号となるので、２段目の入力は正の一符号だ
けになる。一般的には、正あるいは負の一符号だけにな
るのであるが上述した例では正の一符号だけである。
したがって、上位ビットと下位ビットを加算するときの
上位ビットのして本来のA/D変換の結果より1LSB少ない
値を初段のA/D変換器の出力コードとし（今の例では
“3"）、それに対応したD/A変換した値（同様にVad(3)
を入力信号から差し引いて２段目の入力とすると、２段
目の入力は正の一符号だけになる。２段目の入力が正の
一符号だけであれば、A/D変換結果も正の一符号だけで
あるので、上位ビットと下位ビットを加算するときに加
算だけで、減算になることがなくなる。もし、２段目の
入力に正あるいは負の両符号が生じると、２段目のA/D
変換器には正、負の両符号の入力を扱えるA/D変換器が
必要になり、さらに、加算するときも正数と負数を加算
する（すなわち減算）必要が生じる。
上位ビットのして本来のA/D変換の結果より1LSB少ない
値を初段のA/D変換器の出力コードとし（今の例では
“3"）、それに対応したD/A変換した値（同様にVad(3)
を入力信号から差し引いて２段目の入力とすると、２段
目の入力は正の一符号だけになる。２段目の入力が正の
一符号だけであれば、A/D変換結果も正の一符号だけで
あるので、上位ビットと下位ビットを加算するときに加
算だけで、減算になることがなくなる。もし、２段目の
入力に正あるいは負の両符号が生じると、２段目のA/D
変換器には正、負の両符号の入力を扱えるA/D変換器が
必要になり、さらに、加算するときも正数と負数を加算
する（すなわち減算）必要が生じる。
ただし各段のA/D変換結果が本来“0"であるような場合
に1LSB小さい値をA/D変換器の出力コードとすると出力
コードがマイナスになり、不都合が生じるので、その場
合は“0"をそのまま出力する。したがって並列型A/D変
換器の入力が本来“0"あるいは“1"の場合、両方とも出
力コードは０である。
に1LSB小さい値をA/D変換器の出力コードとすると出力
コードがマイナスになり、不都合が生じるので、その場
合は“0"をそのまま出力する。したがって並列型A/D変
換器の入力が本来“0"あるいは“1"の場合、両方とも出
力コードは０である。
このように直並列型A/D変換方式において、上位ビット
と下位ビットをオーバーラップさせて加算して所定のA/
D変換結果を得る方式では、初段の並列型A/D変換器は通
常のA/D変換結果より1LSB少ない値を出力するようなA/D
変換器とし、それに対応してD/A変換器も出力する方式
が単一電源のICとして優れている。この方式については
特願昭59−079504号に詳しい記載がある。
と下位ビットをオーバーラップさせて加算して所定のA/
D変換結果を得る方式では、初段の並列型A/D変換器は通
常のA/D変換結果より1LSB少ない値を出力するようなA/D
変換器とし、それに対応してD/A変換器も出力する方式
が単一電源のICとして優れている。この方式については
特願昭59−079504号に詳しい記載がある。
多段構成にする場合は、最終段の並列型A/D変換器だけ
従来のA/D変換結果をそのまま出力するA/D変換器を用
い、それ以外は上記のA/D変換器を用いればよい。
従来のA/D変換結果をそのまま出力するA/D変換器を用
い、それ以外は上記のA/D変換器を用いればよい。
（発明が解決しようとする問題点） 以上に（従来の技術）項で説明した直並列型A/D変換方
式において、各段の並列型A/D変換をサイクリックにし
て同一の並列型A/D変換器で実行することを考える。そ
うすると変換速度は遅くなるが、チップ面積、消費電力
は格段に小さくなり、他のデジタル信号処理回路と集積
化することを考えると有利な点が多い。
式において、各段の並列型A/D変換をサイクリックにし
て同一の並列型A/D変換器で実行することを考える。そ
うすると変換速度は遅くなるが、チップ面積、消費電力
は格段に小さくなり、他のデジタル信号処理回路と集積
化することを考えると有利な点が多い。
ところが、並列型A/D変換器として、本来の変換結果よ
り1LSB小さい値を出力するような並列型A/D変換器を用
いるとサイクリックにした場合、最終段のA/D変換結果
も1LSB小さい値を出力する。したがって正しいコードに
するためには得られたコードに“1"を加算する必要があ
る。これを実行するためには、上位ビットと最終段の出
力コードを加算する時に最下位ビットに“1"を加算させ
ればよい。
り1LSB小さい値を出力するような並列型A/D変換器を用
いるとサイクリックにした場合、最終段のA/D変換結果
も1LSB小さい値を出力する。したがって正しいコードに
するためには得られたコードに“1"を加算する必要があ
る。これを実行するためには、上位ビットと最終段の出
力コードを加算する時に最下位ビットに“1"を加算させ
ればよい。
しかし、（従来の技術）項で説明したように、並列型A/
D変換器の入力が本来“0"あるいは“1"に変換される入
力である場合 Vrefは並列型A/D変換器の基準電圧、Npは並列型A/D変換
器の分解能、VINは並列型A/D変換器の入力電圧）、並列
型A/D変換器の出力コードは“0"であるので、最終段のA
/D変換結果の出力コードが“0"であるような入力即ち （Noは直並列型A/D変換器全体の分解能）である場合、
最下位ビットに“1"を加算すると直並列型A/D変換器と
しての出力が“1"になってしまい、入力が０でも出力と
して“0"を出力しなくなってしまう。これを避けるため
には、最下位ビットに“1"を加算させるときに、最終段
の変換結果が本来“0"であるのか“1"であるのかを判定
して、本来“0"である場合を除いて最下位ビットに“1"
を加算する形式にしなくてはならない。
D変換器の入力が本来“0"あるいは“1"に変換される入
力である場合 Vrefは並列型A/D変換器の基準電圧、Npは並列型A/D変換
器の分解能、VINは並列型A/D変換器の入力電圧）、並列
型A/D変換器の出力コードは“0"であるので、最終段のA
/D変換結果の出力コードが“0"であるような入力即ち （Noは直並列型A/D変換器全体の分解能）である場合、
最下位ビットに“1"を加算すると直並列型A/D変換器と
しての出力が“1"になってしまい、入力が０でも出力と
して“0"を出力しなくなってしまう。これを避けるため
には、最下位ビットに“1"を加算させるときに、最終段
の変換結果が本来“0"であるのか“1"であるのかを判定
して、本来“0"である場合を除いて最下位ビットに“1"
を加算する形式にしなくてはならない。
したがって従来の方式で、並列型A/D変換を同一の並列
型A/D変換器でサイクリックに行なうようにすると、そ
の変換が最終段の時だけ並列型A/D変換器の入力が“0"
であるかどうかを判定する必要が生じ、制御系および加
算器の部分が複雑になるという問題が生じる。
型A/D変換器でサイクリックに行なうようにすると、そ
の変換が最終段の時だけ並列型A/D変換器の入力が“0"
であるかどうかを判定する必要が生じ、制御系および加
算器の部分が複雑になるという問題が生じる。
（問題点を解決するための手段） 前述の問題点を解決するために本発明が提供する手段
は：入力信号を分解能Ｎビット（Ｎは正の整数）の並列
型A/D変換器でA/D変換して上位の第１のＮビットデジタ
ル出力を得、前記Ｎビット並列型A/D変換器の第１のデ
ジタル出力をD/A変換した値と前記入力信号との差を2
N-1倍した値を前記Ｎビット並列型A/D変換器の第２の入
力として前記並列型A/D変換器でA/D変換して下記の第２
のＮビットデジタル出力を得、前記上位の第１のＮビッ
トデジタル出力と前記下位の第２のＮビットデジタル出
力とを１ビットオーバーラップさせて加算し（2N−１）
ビットのデジタルコードを得、さらに下位ビットを求め
るには前記Ｎビット並列型A/D変換器の第２のＮビット
デジタル出力をD/A変換した値と前記Ｎビット並列型A/D
変換器の第２の入力との差を2N-1倍した値を前記Ｎビッ
ト並列型A/D変換器の第３の入力としてA/D変換して第３
のＮビットデジタル出力を得て前記の加算結果と１ビッ
トオーバーラップさせて加算してさらに下位ビットまで
求めるという演算を繰り返し、全部でＭ回（Ｍは２以上
の整数）の並列型A/D変換を行なって（MN−Ｍ＋１）ビ
ットのデジタル出力を得る直並列型A/D変換器であっ
て、前記並列型A/D変換器は；入力が基準電圧の時“0"
で入力が０の時“2N"となるように変換するが出力コー
ドは通常のA/D変換結果から1LSB引いた値を出力し；基
準電圧をVrefとすると入力電圧VINが では“0"を出力し、入力電圧が では“1"を出力し，以下 ずつ減少していくと１ずつ出力が大きくなり；入力電圧
が では10進数でｎとなる２進コードを出力し（１ｎ2N
−２），入力電圧が では（2N−１）なる２進コードを出力し； 前記並列型A/D変換器のデジタル出力をD/A変換するとき
は前記並列型A/D変換器のデジタル出力が10進数でｍで
あればD/A変換した結果が となるようにD/A変換し；上位ビットと下位ビットとを
１ビットオーバーラップさせてする加算の繰り返しによ
り得られた前記（MN−Ｍ＋１）ビットコードの“0"と
“1"とを反転して得られたコードを出力コードとするこ
とを特徴とする。
は：入力信号を分解能Ｎビット（Ｎは正の整数）の並列
型A/D変換器でA/D変換して上位の第１のＮビットデジタ
ル出力を得、前記Ｎビット並列型A/D変換器の第１のデ
ジタル出力をD/A変換した値と前記入力信号との差を2
N-1倍した値を前記Ｎビット並列型A/D変換器の第２の入
力として前記並列型A/D変換器でA/D変換して下記の第２
のＮビットデジタル出力を得、前記上位の第１のＮビッ
トデジタル出力と前記下位の第２のＮビットデジタル出
力とを１ビットオーバーラップさせて加算し（2N−１）
ビットのデジタルコードを得、さらに下位ビットを求め
るには前記Ｎビット並列型A/D変換器の第２のＮビット
デジタル出力をD/A変換した値と前記Ｎビット並列型A/D
変換器の第２の入力との差を2N-1倍した値を前記Ｎビッ
ト並列型A/D変換器の第３の入力としてA/D変換して第３
のＮビットデジタル出力を得て前記の加算結果と１ビッ
トオーバーラップさせて加算してさらに下位ビットまで
求めるという演算を繰り返し、全部でＭ回（Ｍは２以上
の整数）の並列型A/D変換を行なって（MN−Ｍ＋１）ビ
ットのデジタル出力を得る直並列型A/D変換器であっ
て、前記並列型A/D変換器は；入力が基準電圧の時“0"
で入力が０の時“2N"となるように変換するが出力コー
ドは通常のA/D変換結果から1LSB引いた値を出力し；基
準電圧をVrefとすると入力電圧VINが では“0"を出力し、入力電圧が では“1"を出力し，以下 ずつ減少していくと１ずつ出力が大きくなり；入力電圧
が では10進数でｎとなる２進コードを出力し（１ｎ2N
−２），入力電圧が では（2N−１）なる２進コードを出力し； 前記並列型A/D変換器のデジタル出力をD/A変換するとき
は前記並列型A/D変換器のデジタル出力が10進数でｍで
あればD/A変換した結果が となるようにD/A変換し；上位ビットと下位ビットとを
１ビットオーバーラップさせてする加算の繰り返しによ
り得られた前記（MN−Ｍ＋１）ビットコードの“0"と
“1"とを反転して得られたコードを出力コードとするこ
とを特徴とする。
（作用） 本発明においては、下位ビットを変換する時に上位ビッ
トの2LSBの範囲で変換し、上位ビットと下位ビットを１
ビットオーバーラップさせて加算してA/D変換結果を得
る直並列型A/D変換方式で、上位ビット、下位ビットの
変換を同一の並列型A/D変換器で行なう際に、並列型A/D
変換器の出力コードを実際の変換結果より1LSB小さい値
とするような並列型A/D変換器を用いる場合、最終段のA
/D変換時に並列型A/D変換器の入力が本来“0"であるか
どうか判定する必要をなくし、制御系および加算器を単
純にする。
トの2LSBの範囲で変換し、上位ビットと下位ビットを１
ビットオーバーラップさせて加算してA/D変換結果を得
る直並列型A/D変換方式で、上位ビット、下位ビットの
変換を同一の並列型A/D変換器で行なう際に、並列型A/D
変換器の出力コードを実際の変換結果より1LSB小さい値
とするような並列型A/D変換器を用いる場合、最終段のA
/D変換時に並列型A/D変換器の入力が本来“0"であるか
どうか判定する必要をなくし、制御系および加算器を単
純にする。
（実施例） 次に実施例を挙げ本発明を一層詳しく説明する。
本発明の一実施例を第１図に示す。本図には説明を簡単
にするために３ビット並列型A/D変換器を用いた例を示
した。以下、この図にそって２回のA/D変換で上位３ビ
ット、下位３ビットを求め、１ビットオーバーラップさ
せて加算して５ビットの変換結果から出力コードを得る
例を説明する。
にするために３ビット並列型A/D変換器を用いた例を示
した。以下、この図にそって２回のA/D変換で上位３ビ
ット、下位３ビットを求め、１ビットオーバーラップさ
せて加算して５ビットの変換結果から出力コードを得る
例を説明する。
第１図の３ビット並列型A/D変換器は並列型A/D変換器の
入力VINにより次のようなコードを出力する。Vrefは基
準電圧である。
入力VINにより次のようなコードを出力する。Vrefは基
準電圧である。
つまり、基準をVrefとして入力がVrefのとき“0"、入力
が０のとき2Nとなる変換を行ない、変換結果から1LSB小
さい値を出力コードとしている。ただし、入力が の場合はA/D変換結果は“0"となり1LSB小さくするとマ
イナスになってしまうので、出力コードは“0"である。
この本来の変換結果より1LSB小さい出力コード対応した
値をD/A変換器も出力する。即ち出力コードが“m"であ
ればVrefを基準として測った入力からｍ・Vref/8の値が
差し引かれる。ここでは３ビット並列型A/D変換器とD/A
変換器の例で説明している。ｍを出力コードとすると、
基準電圧がVrefであれば３ビットD/A変換器の1LSB（量
子化ステップ）はVref/23＝Vref/8となるので、出力コ
ードｍに対応したD/A変換器の出力は、ｍ・Vref/8とな
る。下位ビットを求めるためには差し引いた残りの電圧
を４倍して入力レンジをあわせ、２回目の並列型A/D変
換器のVrefを基準とした入力とする。第２図に入力電圧
と２回目の並列型A/D変換の入力の関係を示す。Vrefを
基準とした入力信号をVIN（１）とし、本来の変換結果
が“n"で“ｎ−1"が出力コードとなった場合、２回目の
並列型A/D変換のための並列型A/D変換器へのVrefを基準
とした入力VIN（２）は であり、接地を基準とした値では が２回目の並列型A/D変換の入力である。これを実現す
るためには、第１図のキャパシタアレイのスイッチを次
のように切替える。即ち、スイッチSrをONにして入力を
サンプルする期間はS0〜S7は入力端子側へ接続し、次に
スイッチSrをOFFしてから、演算期間として各コンパレ
ータの出力によりS0〜S7を基準電圧側から接地側へ切替
える。このときスイッチSrはコンパレータの出力Q1-1が
“H"であれば基準電圧側、Q1-1が“L"であれば接地側へ
切替わる。ただしS0は常に基準電圧側へ切替わる。ただ
し、コンパレータはコンパレータの入力が各コンパレー
タの比較電圧より大きければQ1＝“H"を出力し、比較電
圧より小さければQ1＝“L"を出力する。入力サンプル期
間、演算期間において電荷保存の式をたてることによっ
て（１），（２）式が成り立つ。このようにして得られ
た２回目の並列型A/D変換の入力を変換して下位ビット
が求められる。
が０のとき2Nとなる変換を行ない、変換結果から1LSB小
さい値を出力コードとしている。ただし、入力が の場合はA/D変換結果は“0"となり1LSB小さくするとマ
イナスになってしまうので、出力コードは“0"である。
この本来の変換結果より1LSB小さい出力コード対応した
値をD/A変換器も出力する。即ち出力コードが“m"であ
ればVrefを基準として測った入力からｍ・Vref/8の値が
差し引かれる。ここでは３ビット並列型A/D変換器とD/A
変換器の例で説明している。ｍを出力コードとすると、
基準電圧がVrefであれば３ビットD/A変換器の1LSB（量
子化ステップ）はVref/23＝Vref/8となるので、出力コ
ードｍに対応したD/A変換器の出力は、ｍ・Vref/8とな
る。下位ビットを求めるためには差し引いた残りの電圧
を４倍して入力レンジをあわせ、２回目の並列型A/D変
換器のVrefを基準とした入力とする。第２図に入力電圧
と２回目の並列型A/D変換の入力の関係を示す。Vrefを
基準とした入力信号をVIN（１）とし、本来の変換結果
が“n"で“ｎ−1"が出力コードとなった場合、２回目の
並列型A/D変換のための並列型A/D変換器へのVrefを基準
とした入力VIN（２）は であり、接地を基準とした値では が２回目の並列型A/D変換の入力である。これを実現す
るためには、第１図のキャパシタアレイのスイッチを次
のように切替える。即ち、スイッチSrをONにして入力を
サンプルする期間はS0〜S7は入力端子側へ接続し、次に
スイッチSrをOFFしてから、演算期間として各コンパレ
ータの出力によりS0〜S7を基準電圧側から接地側へ切替
える。このときスイッチSrはコンパレータの出力Q1-1が
“H"であれば基準電圧側、Q1-1が“L"であれば接地側へ
切替わる。ただしS0は常に基準電圧側へ切替わる。ただ
し、コンパレータはコンパレータの入力が各コンパレー
タの比較電圧より大きければQ1＝“H"を出力し、比較電
圧より小さければQ1＝“L"を出力する。入力サンプル期
間、演算期間において電荷保存の式をたてることによっ
て（１），（２）式が成り立つ。このようにして得られ
た２回目の並列型A/D変換の入力を変換して下位ビット
が求められる。
変換して得られた上位ビットと下位ビットを１ビットオ
ーバーラップさせて加算するわけであるが、それぞれの
コードは1LSB小さい値であり、さらにコードは基準電圧
が“0"で接地電圧が23（10進数で）となるようなコード
であるのでそれらを通常のコードに補正しなくてはなら
ない。
ーバーラップさせて加算するわけであるが、それぞれの
コードは1LSB小さい値であり、さらにコードは基準電圧
が“0"で接地電圧が23（10進数で）となるようなコード
であるのでそれらを通常のコードに補正しなくてはなら
ない。
本実施例では、以上のようにして得られた上位ビットと
下位ビットを１ビットオーバーラップさせて加算し、そ
の結果を反転させることによって正常な出力コードを得
る。具体的に説明する。入力信号電圧が であったとする。Vrefを基準にして３ビットA/D変換す
ると“110"（10進数で６）であるが1LSB小さい値を出力
コードとするので出力コードは“101"である。このとき
２回目のA/D変換のための入力電圧は（２）式から となり２回目のA/D変換結果は“011"であり、出力コー
ドは“010"となる。上位ビットと下位ビットを１ビット
オーバーラップさせて加算すると“10110"となり、これ
を反転して“01001"が出力コードとなる。この値という
のは当然の事ながらVIN（１）を５ビットにA/D変換した
結果である。この方式の利点は、入力が であれば出力コード“00000"、 であれば“00001"が出力され、最終段のA/D変換時に入
力が“0"かどうかを検出する必要がなく自動的に正しい
結果が得られることである（前述のとおり、従来例では
最終段のA/D変換時に入力が“0"か否かの検出が必要で
あった）。そこで、この実施例では制御系や加算器が従
来例より簡単になる。また、上位ビットと下位ビットの
加算結果を反転するのは各ビットの出力ラインにインバ
ータを１段設けるだけで実行できるので出力バッファー
の１部としてとりこめ、ハード的な増加は無視できる。
したがって制御系や加算器が簡単になる分ハード量も少
なくなるし、誤差の生じる確率も小さくなる。
下位ビットを１ビットオーバーラップさせて加算し、そ
の結果を反転させることによって正常な出力コードを得
る。具体的に説明する。入力信号電圧が であったとする。Vrefを基準にして３ビットA/D変換す
ると“110"（10進数で６）であるが1LSB小さい値を出力
コードとするので出力コードは“101"である。このとき
２回目のA/D変換のための入力電圧は（２）式から となり２回目のA/D変換結果は“011"であり、出力コー
ドは“010"となる。上位ビットと下位ビットを１ビット
オーバーラップさせて加算すると“10110"となり、これ
を反転して“01001"が出力コードとなる。この値という
のは当然の事ながらVIN（１）を５ビットにA/D変換した
結果である。この方式の利点は、入力が であれば出力コード“00000"、 であれば“00001"が出力され、最終段のA/D変換時に入
力が“0"かどうかを検出する必要がなく自動的に正しい
結果が得られることである（前述のとおり、従来例では
最終段のA/D変換時に入力が“0"か否かの検出が必要で
あった）。そこで、この実施例では制御系や加算器が従
来例より簡単になる。また、上位ビットと下位ビットの
加算結果を反転するのは各ビットの出力ラインにインバ
ータを１段設けるだけで実行できるので出力バッファー
の１部としてとりこめ、ハード的な増加は無視できる。
したがって制御系や加算器が簡単になる分ハード量も少
なくなるし、誤差の生じる確率も小さくなる。
（発明の効果） 以上に説明したように、本発明によれば、制御系や加算
器の部分を簡単化することができ、ハード量の少ない高
精度なA/D変換器を提供することができる。
器の部分を簡単化することができ、ハード量の少ない高
精度なA/D変換器を提供することができる。
第１図は本発明の一実施例の構成を示す図であり、本図
のC0〜C7の容量をすべて等しくＣとするとCfの容量値は
2Cである。第２図は入力電圧VIN（１）と２回目のA/D変
換のときの並列型A/D変換器の入力VIN（２）の関係を示
す図である。第３図は３ビットA/D変換器の入力と出力
の関係を示す図である。
のC0〜C7の容量をすべて等しくＣとするとCfの容量値は
2Cである。第２図は入力電圧VIN（１）と２回目のA/D変
換のときの並列型A/D変換器の入力VIN（２）の関係を示
す図である。第３図は３ビットA/D変換器の入力と出力
の関係を示す図である。
Claims (1)
- 【請求項１】入力信号を分解能Ｎビット（Ｎは正の整
数）の並列型A/D変換器でA/D変換して上位の第１のＮビ
ットデジタル出力を得、前記Ｎビット並列型A/D変換器
の第１のデジタル出力をD/A変換した値と前記入力信号
との差を2N-1倍した値を前記Ｎビット並列型A/D変換器
の第２の入力として前記並列型A/D変換器でA/D変換して
下位の第２のＮビットデジタル出力を得、前記上位の第
１のＮビットデジタル出力と前記下位の第２のＮビット
デジタル出力とを１ビットオーバーラップさせて加算し
（2N−１）ビットのデジタルコードを得、さらに下位ビ
ットを求めるには前記Ｎビット並列型A/D変換器の第２
のＮビットデジタル出力をD/A変換した値と前記Ｎビッ
ト並列型A/D変換器の第２の入力との差を2N-1倍した値
を前記Ｎビット並列型A/D変換器の第３の入力としてA/D
変換して第３のＮビットデジタル出力を得て前記の加算
結果と１ビットオーバーラップさせて加算してさらに下
位ビットまで求めるという演算を繰り返し、全部でＭ回
（Ｍは２以上の整数）の並列型A/D変換を行なって（MN
−Ｍ＋１）ビットのデジタル出力を得る直並列型A/D変
換器において： 前記並列型A/D変換器は；入力が基準電圧の時“0"で入
力が０の時“2N"となるように変換するが出力コードは
通常のA/D変換結果から1LSB引いた値を出力し；基準電
圧をVrefとすると入力電圧VINが では“0"を出力し、入力電圧が では“1"を出力し，以下 ずつ減少していくと１ずつ出力が大きくなり；入力電圧
が では10進数でｎとなる２進コードを出力し（１ｎ2N
−２），入力電圧が では（2N−１）なる２進コードを出力し； 前記並列型A/D変換器のデジタル出力をD/A変換するとき
は前記並列型A/D変換器のデジタル出力が10進数でｍで
あればD/A変換した結果が となるようにD/A変換し； 上位ビットと下位ビットとを１ビットオーバーラップさ
せてする加算の繰り返しにより得られた前記（MN−Ｍ＋
１）ビットコードの“0"と“1"とを反転して得られたコ
ードを出力コードとすることを特徴とする直並列型A/D
変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14592587A JPH0683070B2 (ja) | 1987-06-10 | 1987-06-10 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14592587A JPH0683070B2 (ja) | 1987-06-10 | 1987-06-10 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63309026A JPS63309026A (ja) | 1988-12-16 |
| JPH0683070B2 true JPH0683070B2 (ja) | 1994-10-19 |
Family
ID=15396249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14592587A Expired - Fee Related JPH0683070B2 (ja) | 1987-06-10 | 1987-06-10 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683070B2 (ja) |
-
1987
- 1987-06-10 JP JP14592587A patent/JPH0683070B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63309026A (ja) | 1988-12-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |