JPH0683213B2 - データ送受信用インターフエース回路 - Google Patents

データ送受信用インターフエース回路

Info

Publication number
JPH0683213B2
JPH0683213B2 JP61070615A JP7061586A JPH0683213B2 JP H0683213 B2 JPH0683213 B2 JP H0683213B2 JP 61070615 A JP61070615 A JP 61070615A JP 7061586 A JP7061586 A JP 7061586A JP H0683213 B2 JPH0683213 B2 JP H0683213B2
Authority
JP
Japan
Prior art keywords
clock
circuit
data
period
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP61070615A
Other languages
English (en)
Other versions
JPS61234641A (ja
Inventor
ロベルト・ジヨヴアンネツリ
パオロ・ラツツエリ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
INGU CHII ORIBETSUTEI E CO SpA
Original Assignee
INGU CHII ORIBETSUTEI E CO SpA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by INGU CHII ORIBETSUTEI E CO SpA filed Critical INGU CHII ORIBETSUTEI E CO SpA
Publication of JPS61234641A publication Critical patent/JPS61234641A/ja
Publication of JPH0683213B2 publication Critical patent/JPH0683213B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/40006—Architecture of a communication node
    • H04L12/40019—Details regarding a bus master
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/40006—Architecture of a communication node
    • H04L12/40032—Details regarding a bus interface enhancer
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/407—Bus networks with decentralised control
    • H04L12/413—Bus networks with decentralised control with random access, e.g. carrier-sense multiple-access with collision detection [CSMA-CD]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Communication Control (AREA)
  • Small-Scale Networks (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、データライン及びクロツクラインによつて
連結され、データライン上で２進データをシリアルモー
ドで送受信する回路を備え、クロツクライン上のクロツ
クパルスで送信データの同期をとるようにした複数の送
受信装置の間で２進データを送受信するためのインター
フエース回路に関する。
従来の技術 端末のローカルネツトワークを形成するよう接続された
送受信装置は、通常は、一つの周辺装置から他の周辺装
置へ送られる情報の流れを制御するパイロツト装置即ち
マスタ装置によつて管理されている。これによつて、情
報を交換する装置の間の接続を時に応じて可能とする。
こうした接続の場合、送信周波数は予め決定され、全て
の周辺装置に対して一定である。
発明が解決すべき問題点 この発明が解決しようとしている技術上の問題は、いず
れか一つの送受信装置と他のいずれか一つの送受信装置
との間でのデータの送受信を可能とし、こうした送受信
が、予め決定されておらず互いに相違する周波数で行わ
れるようなインターフエース回路を提供することであ
る。
問題点を解決するために採用した手段及びその作用効果 上記の技術的問題は、この発明によるインターフェース
回路によって解決される。２進データを複数の送受信装
置へ送信しかつそれから受信する送受信装置の本発明の
インターフェース回路においては、前記複数の送受信装
置は共に、データのためのデータラインとクロックパル
スのためのクロックラインとにより接続されており、前
記送受信装置の各々は、シリアルモードで２進データを
前記データライン上に送受信するデータ回路と、クロッ
クパルスを各前記送受信装置に対して特定の周波数で発
生するクロックパルス発生器とを有し、前記インターフ
ェース回路は、第１の期間とそれに続く第２の期間とを
定めるタイミング回路と、各送信の開始時において、前
記第１の期間に、前記クロックライン上の少なくとも１
つのクロックパルスのいずれかの存在を前記クロックパ
ルスの周波数とは無関係に検出する検出手段と、前記検
出手段と接続されている動作可能化手段であって、前記
クロックラインが前記第１の期間中に空いていることが
見い出されるとき、前記データ回路に前記データと前記
クロックパルスとを送信させることを可能にするための
動作可能化信号を発生する動作可能化手段と、前記デー
タの実効的な送信を開始する前に前記第２の期間に前記
クロックラインを占有された状態に保つため、前記第２
の期間中に一連のクロックパルスを送信する手段とを備
えることを特徴とする。
上記の構成を備える本発明は、各送受信装置の上記検出
手段により、各送信の開始時において、第１の期間に、
クロックライン上にクロックパルスが有るか否かクロッ
クパルスの周波数とは無関係に検出され、クロックライ
ン上にクロックパルスがない、即ちクロックラインが前
記第１の期間中に空いていることが見い出される場合に
は、上記動作可能化手段により、データ回路に前記デー
タと前記クロックパルスとを送信させることを可能にす
るための動作可能化信号を発生し、次いで、上記クロッ
クパルスを送信する手段により、前記データの実効的な
送信を開始する前に前記第２の期間中に一連のクロック
パルスをクロックラインに送信することにより前記第２
の期間に前記クロックラインが占有された状態になるの
で、システムの他の送受信装置は、単純な構成により、
占有されたクロックラインを確実に見い出すことがで
き、従って、ライン上でクロックの衝突しいてはデータ
の衝突を生じないで各送受信装置間でクロック及びデー
タの送受信が可能となる。
実施例 第１図及び第２図において、端末のローカルネツトワー
クを形成し、ライン29を介して相互に情報を送受信し合
う送受信装置20の各々に、インターフエース回路（LN
I）10が設けられている。各装置22は例えば、キーボー
ド20を備えたタイプライタ21、プリンタ23、電子回路24
を具備し、画像装置25及び磁気的フロツピーデイスク処
理装置（フロツピーデイスク装置）26に接続されてい
る。
電子回路24（第２図）は中央処理装置（CPU）30、読み
出し専用メモリ（ROM）31、ランダムアクセスメモリ（R
AM）32、計数・タイマ回路（CTC）33及び入力／出力デ
ータを直列化するための回路（SIO）34を有する。これ
らの要素30、31、32、33、34は全て周知のものであり、
集積回路（例えばザイログ社の製品Z80）によつて構成
され得る。電子回路24には更に４個のマイクロプロセツ
サ（μＰ）36、37、38、39があり、これらのマイクロプ
ロセツサによつてキーボード22、プリンタ23、フロツピ
ーデイスク装置26、画像装置25をそれぞれ周知の方法で
制御する。CPU30はデータバス40及びアドレスバス41を
介してROM31、RAM32、CTC33、SIO34、μP36〜39に接続
される。
インターフエース回路10（第２、３図）は回路（SIO）3
4と送受信ライン29との間に配設され、また回路（CTC）
33にも接続される。特に、インターフエーク回路10はシ
フトレジスタ50を有する。このシフトレジスタ50は手動
選択可能な８個のマイクロスイツチ51及び回路（SIO）3
4の２個の出力▲▼、▲▼へ接続される。
なお、出力▲▼及び▲▼はデータ送信要求
及び端末準備完了をそれぞれ表わしている。シフトレジ
スタ50の出力はナンドゲート52の一方の入力に接続され
る。ナンドゲート52の他方の入力には信号▲▼が
到来する。
インターフエース回路10はまた、信号▲▼と、信
号▲▼をインバータ54で反転させた信号DTRとを
入力に受けるナンドゲート53を有する。両ナンドゲート
52、53の出力は、ナンドゲート56の一方の入力へ信号を
送るアンドゲート55に入力される。信号DTRと，信号▲
▼をインバータ58で反転させた信号RTSとは、そ
の出力がナンドゲート60に接続されたアンドゲート59に
入力される。ナンドゲート60の出力はナンドゲート56の
一方の入力に接続される。ナンドゲート56は送信を可能
とするための信号▲▼（クリア・トウ・センド）
を発生し、該信号を回路（SIO）34へ供給する。
インターフエース回路10には４ビツトの２進計数器70が
ある。この計数器70はクロツク入力CK、リセツト入力RS
及び４個の出力Q0、Q1、Q2、Q3を備えている。クロツク
入力CKはアンドゲート71から発生される計数信号ABを受
け取り、リセツト入力RSはアンドゲート59から発生され
るリセツト信号CLを受け取る。出力Q2、Q3はナンドゲー
ト72の入力に供給される。ナンドゲート72はデータキヤ
リヤを検出するための信号▲▼（データ・キヤリ
ヤ・デテクト）を発生することができ、信号▲▼
を回路（SIO）34に送る。信号▲▼と回路（CTC）
33から発生された送信クロツク信号TxCとはアンドゲー
ト71の入力に供給される。信号Q2と信号TxCとは、実効
送信クロツク信号CKTを発生するように動作することが
できるアンドゲート73に入力される。
インターフエース回路10はまた２個のフリツプフロツプ
75、76（例えばテキサス・インスツルメント社製の集積
回路SN74LS74）を有している。これらフリツプフロツプ
75、76は信号CLをその入力CLRに受け取る。フリツプフ
ロツプ75は入力CKに２進計数器70からの信号Q3を受け、
出力Ｑに信号BCを発生させる。フリツプフロツプ75の入
力Ｄは、プリセツト入力PRに受信クロツク信号RxCを受
け取るフリツプフロツプ76の出力に接続される。信号
BCはナンドゲート77の一方の入力に接続される。ナンド
ゲート77の他方の入力は２進計数器70からの信号Q2を受
け取る。ナンドゲート77の出力はナンドゲート60の入力
に接続される。
更らに、インターフエース回路10は、周知の方法でライ
ンドライバの機能を実行することができる４個の要素7
8、79、80、81を備えている。これらの要素78、79は例
えばテキサス・インスツルメント社製の集積回路SN7417
5であり、また要素80、81は同社製のSN75174であり、こ
れについては説明を省略する。要素78、79の入力及び要
素80、81の出力はライン29、特にデータラインD+、D-及
びクロツクラインC+、C-に接続される。
要素78は、D+とD-との差がデータライン上で検出される
度にデータ受信信号RxDを出力することができる。一
方、要素79は、クロツクライン上でD+とD-との差が検出
される度に信号RxCを出力するように動作することがで
きる。両信号RxD、RxCは回路（SIO）34へ送られる。要
素80は回路（SIO）34からのデータ送信信号TxDを受け取
るよう動作し、また要素81は実効送信クロツク信号CKT
を受け取る。両要素80、81はフリツプフロツプ75からの
信号BCによつて送信可能化される。
以上の回路の動作態様は次のとおりである。
通常、ラインドライバ78、79はライン29からクロツク及
びデータを受け取り、これらの信号を信号RxC、RxDとし
て回路（SIO）34へ直接伝えるよう動作可能化されてい
る。この間、ラインドライバ80、81は動作不能化されて
いる。中央処理装置（CPU）30のプログラムによる所定
のソフトウエア手順により、回路（SIO）34はライン29
からデータのフレームを受信する度に、このデータフレ
ームが実際にネツトワークの特定の送受信装置20へのも
のであるかどうかを決定する。事実、ネツトワークの初
期設定段階の間に、周知のやり方で且つCPU30の制御の
下で、回路（SIO）34はシフトレジスタ50の読み出しサ
イクルを実行する。詳述すると、読み出しを行うため
に、回路（SIO）34は信号▲▼をレベル１にして
シフトレジスタ50を動作可能化するとともに、アンドゲ
ート59の出力CLをレベル０にして送信を動作不能化す
る。シフトレジスタ50はクロツク信号となる信号▲
▼を用いて読み出される。シフトレジスタ50に記憶さ
れた８ビツト符号はゲート52、55、56を介して回路（SI
O）34の内部レジスタ（図示せず）に転送される。その
ため、ライン29からデータのフレームが到来する度に、
回路（SIO）34はその内部レジスタに記憶された８ビツ
ト符号を各フレームの初めの８ビツトアドレスと比較し
て、このデータのフレームを受信して中央処理装置（CP
U）30へ伝えるべきかどうかを決定することができる。
１個の送受信装置20がデータを送信すべきとき、まず、
送信がすでにライン29上で生じているかどうかを知るた
めに、ライン29のサンプリングが行われる。これを実行
するために、本発明の特徴により、インターフエース回
路10はライン29から少なくとも１個のクロツクが到来し
ているかどうかを検証する。詳述すると、回路（SIO）
は信号▲▼、▲▼を共にレベル０にする。
そうすると、アンドゲート59の出力CLはレベル１になる
ので、フリツプフロツプ75、76がリセツトされ、２進計
数器70もリセツトされる。これにより、出力Q0−Q3は全
てレベル０になる。この状態では、ナンドゲート72の出
力信号▲▼はレベル１であるから、アンドゲート
71は動作可能化されて回路（CTC）33からのクロツクパ
ルス信号TxCを２進計数器70へ伝える。一方、アンドゲ
ート73は動作不能化された状態を続け、その出力信号CK
Tはレベル０である。
２進計数器70はクロツクパルスTxCを計数し、８係数後
に出力Q3をレベル１にする。この期間中に、ライン29上
にクロツク信号が存在したりラインC+、C-が０に切り換
つたりして信号RxCが１度でもレベル１からレベル０へ
切り換わると、フリツプフロツプ76の出力はレベル０
となり、信号CLによつて新たにリセツトされるまでレベ
ル０を続ける。このようにして、２進計数器70の出力Q3
がレベル１になると、の値はフリツプフロツプ75の出
力Ｑに転送されるので、送信用ラインドライバ80、81を
動作可能化することができる信号BCは、ライン29が占有
されている場合にはレベル０を保持して両ドライバ80、
81を動作不能化する。一方、信号BCはライン29が空きの
ときにはレベル１となつてラインドライバ80、81を動作
可能化する。
２進係数器70はクロツクパルスTxCの計数を続け、始め
から12個のクロツクを計数すると出力Q2、Q3のレベルが
共に１になる。この状態では、ナンドゲート72の出力▲
▼のレベルは０となるので、アンドゲート71は動
作不能化され、クロツク信号TxCは２進計数器70へは供
給されなくなる。２進計数器70が８番目から12番までの
クロツク信号を受け取る期間に、ラインドライバ80、81
が信号BCによつて動作可能化されると、信号CKTはレベ
ル０を維持し、ライン29を占有し続けるので、この状態
は直ちにネツトワーク内の他の送受信装置に伝えられ
る。
ライン29をサンプリングする動作の結果によつて、信号
CTSの論理レベル、即ちデータ送信が可能である（▲
▼＝０）かラインが占有されている（▲▼＝
１）が決定される。ライン29が空いていれば、送信装置
特有の周波数でデータがタイミングクロツクと共に送出
される。
発明の範囲を逸脱することなく、上述のインターフエー
ス回路に修正、追加を行うことができるのは、言うまで
もないことである。
【図面の簡単な説明】
第１図は、複数個の相互接続された送受信装置を示す概
略図、第２図は、第１図の送受信装置に適用される本発
明の回路を示すブロツクダイヤグラム、第３図は、本発
明によるインターフエース回路のダイヤグラムである。 図において 10……インターフエース回路、20……送受信装置、24…
…電子回路、29……ライン、30……中央処理装置、31…
…読み出し専用メモリ、32……ランダムアクセスメモ
リ、33……計数・タイマ回路、34……入力／出力データ
直列化回路、36〜39……マイクロプロセツサ、50……シ
フトレジスタ、70……２進計数器、75、76……フリツプ
フロツプ、78〜81……ラインドライバ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】２進データを複数の送受信装置（20）へ送
    信しかつそれから受信する送受信装置（20）のインター
    フェース回路（10）であって、前記複数の送受信装置は
    共に、データのためのデータライン（29のＤ＋,D−）と
    クロックパルスのためのクロックライン（29のＣ＋,C
    −）とにより接続されており、前記送受信装置（20）の
    各々は、シリアルモードで２進データ（TxD,RxD）を前
    記データライン（29のＤ＋,D−）上に送受信するデータ
    回路（34）と、クロックパルス（TxC）を各前記送受信
    装置（20）に対して特定の周波数で発生するクロックパ
    ルス発生器（33）とを有し、前記インターフェース回路
    （10）が第１の期間とそれに続く第２の期間とを定める
    タイミング回路（70）を有する当該インターフェース回
    路（10）において、 各送信の開始時において、前記第１の期間に、前記クロ
    ックライン（29のＣ＋,C−）上の少なくとも１つのクロ
    ックパルス（TxC）のいずれかの存在を前記クロックパ
    ルスの周波数とは無関係に検出する検出手段（59、75、
    76、79）と、 前記検出手段（59、75、76、79）と接続されている動作
    可能化手段（56、60、77）であって、前記クロックライ
    ン（29のＣ＋,C−）が前記第１の期間中に空いているこ
    とが見い出されるとき、前記データ回路（34）に前記デ
    ータ（TxD）と前記クロックパルス（TxC）とを送信させ
    ることを可能にするための動作可能化信号（▲
    ▼）を発生する動作可能化手段（56、60、77）と、 前記データの実効的な送信を開始する前に前記第２の期
    間に前記クロックライン（29のＣ＋,C−）を占有された
    状態に保つため、前記第２の期間中に一連のクロックパ
    ルスを送信する手段（73、81）と を備えることを特徴とするインターフェース回路。
  2. 【請求項２】特許請求の範囲第１項記載のインターフェ
    ース回路において、 前記タイミング回路が、前記クロックパルス発生器（3
    3）に接続された２進計数器（70）を有し、前記第１の
    期間と前記第２の期間を定めるため前記クロックパルス
    の所定数（８と12）をカウントするよう動作し、 前記検出手段が、前記クロックライン（29のＣ＋,C−）
    での信号のいずれかの切り替わりを検出する手段（79）
    と、各送信の開始時にクリアされ、かつ前記切り替わり
    を検出する手段（79）に接続され、その結果として、前
    記切り替わりの１つが各送信の開始時にクリアされた後
    に現れるときデータ（TxD）の送信を禁止する制御信号
    （）を発生する第１の記憶回路（76）とを含むことを
    特徴とするインターフェース回路。
  3. 【請求項３】特許請求の範囲第２項に記載のインターフ
    ェース回路において、 前記２進計数器（70）は前記第１の期間を定める第１の
    出力接続部（Q2）と、前記第１の期間に続く前記第２の
    期間を定める第２の出力接続部（Q3）とを含み、 前記クロックパルス発生器（33）と前記第１の出力接続
    部（Q2）とに接続されたゲート手段（73）と、 前記第１の記憶回路（76）の前記制御信号（）により
    制御される第１の入力と、前記２進計数器（70）の前記
    第２の出力接続部（Q3）に接続された第２の入力とを有
    する第２の記憶回路（75）と、 前記２進計数器（70）、前記第１の記憶回路（76）、及
    び前記第２の記憶回路（75）を各送信の開始時にクリア
    するクリアリング回路（59）と、 前記第２の記憶回路（75）の出力（Ｑ）により動作可能
    化されるデータ及びクロック動作可能化回路（80、81）
    とを更に含み、 前記クロック動作可能化回路（81）は、前記ゲート手段
    （73）に接続された入力を有して、前記ライン（29）が
    空いているときのみ前記クロックパルスを前記クロック
    ライン（29のＣ＋,C−）に送信する ことを特徴とするインターフェース回路。
JP61070615A 1985-03-28 1986-03-28 データ送受信用インターフエース回路 Expired - Lifetime JPH0683213B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
IT67305-A/85 1985-03-28
IT67305/85A IT1184933B (it) 1985-03-28 1985-03-28 Circuito di integrazione per la trasmissione e la ricezione di dati

Publications (2)

Publication Number Publication Date
JPS61234641A JPS61234641A (ja) 1986-10-18
JPH0683213B2 true JPH0683213B2 (ja) 1994-10-19

Family

ID=11301309

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61070615A Expired - Lifetime JPH0683213B2 (ja) 1985-03-28 1986-03-28 データ送受信用インターフエース回路

Country Status (5)

Country Link
US (1) US4736394A (ja)
EP (1) EP0196870B1 (ja)
JP (1) JPH0683213B2 (ja)
DE (1) DE3673676D1 (ja)
IT (1) IT1184933B (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0659064B2 (ja) * 1986-08-12 1994-08-03 株式会社日立製作所 通信制御装置
JPS6471247A (en) * 1987-09-11 1989-03-16 Victor Company Of Japan Interface circuit
JPS6477339A (en) * 1987-09-18 1989-03-23 Nec Corp Collision detecting type lan terminal interface module
US4841550A (en) * 1987-11-09 1989-06-20 The United States Of America As Represented By The United States Department Of Energy Universal null DTE
US5056113A (en) * 1988-09-22 1991-10-08 Megasoft Inc. Data communication system
DE58908706D1 (de) * 1989-09-28 1995-01-12 Siemens Ag Schnittstellenbaustein für eine Busschnittstelle.
US5448591A (en) * 1990-06-24 1995-09-05 Next, Inc. Method and apparatus for clock and data delivery on a bus
US5291609A (en) * 1991-06-13 1994-03-01 Sony Electronics Inc. Computer interface circuit
US6157967A (en) * 1992-12-17 2000-12-05 Tandem Computer Incorporated Method of data communication flow control in a data processing system using busy/ready commands
US5396512A (en) * 1993-04-16 1995-03-07 Nvision, Inc. Port transceiver for providing communication between a signal transmitting and receiving machine and a space switch
US5751764A (en) * 1993-04-16 1998-05-12 Nvision, Inc. Switcher for flexibly interconnecting communication ports
US5619722A (en) * 1994-01-18 1997-04-08 Teramar Group, Inc. Addressable communication port expander
US5835787A (en) * 1994-07-07 1998-11-10 Lucent Technologies, Inc. System for bi-directionally transferring a digital signal sample from a CODEC to a particular memory location and a second sample from memory to CODEC
US5878044A (en) * 1996-04-25 1999-03-02 Northern Telecom Limited Data transfer method and apparatus
WO2003050941A2 (en) * 2001-12-11 2003-06-19 Koninklijke Philips Electronics N.V. A system with a clocked interface

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL158626B (nl) * 1972-03-31 1978-11-15 Philips Nv Prioriteitsteller.
US4045774A (en) * 1976-09-20 1977-08-30 Skei Corporation Modem sharer
JPS6040749B2 (ja) * 1977-10-21 1985-09-12 株式会社日立製作所 シリアル伝送装置
US4199661A (en) * 1978-05-05 1980-04-22 Control Data Corporation Method and apparatus for eliminating conflicts on a communication channel
JPS6030460B2 (ja) * 1979-03-02 1985-07-16 富士通株式会社 キヤリヤ検出信号制御方式
DE3001331A1 (de) * 1980-01-16 1981-07-23 Robert Bosch Gmbh, 7000 Stuttgart Einrichtung zum seriellen uebertragenvon daten in und/oder aus einem kraftfahrzeug
NL8002346A (nl) * 1980-04-23 1981-11-16 Philips Nv Multi databron- en dataontvangersysteem met communicatiebus.
US4375103A (en) * 1980-09-17 1983-02-22 International Business Machines Corp. Method and apparatus of signalling request to send clear to send delay
IT1144160B (it) * 1981-03-12 1986-10-29 Cselt Centro Studi Lab Telecom Sistema di accesso multiplo di terminali su una linea telefonica numerica
JPS58119247A (ja) * 1982-01-08 1983-07-15 Hitachi Ltd デ−タ通信方式
US4622550A (en) * 1982-04-28 1986-11-11 International Computers Limited Data communication system
JPS5944148A (ja) * 1982-09-06 1984-03-12 Fujitsu Ltd バス・ネツトワ−クにおける通信制御方式
JPS5966243A (ja) * 1982-10-08 1984-04-14 Hitachi Ltd デ−タ通信方式
JPS59117352A (ja) * 1982-12-23 1984-07-06 Nec Corp バスを用いた通信システム
JPH0782414B2 (ja) * 1983-05-24 1995-09-06 日本電気株式会社 情報処理装置

Also Published As

Publication number Publication date
IT1184933B (it) 1987-10-28
US4736394A (en) 1988-04-05
IT8567305A1 (it) 1986-09-28
DE3673676D1 (de) 1990-10-04
IT8567305A0 (it) 1985-03-28
EP0196870A1 (en) 1986-10-08
JPS61234641A (ja) 1986-10-18
EP0196870B1 (en) 1990-08-29

Similar Documents

Publication Publication Date Title
US4706082A (en) Serial data bus for intermodule data communications
JPH0683213B2 (ja) データ送受信用インターフエース回路
US4739323A (en) Serial data bus for serial communication interface (SCI), serial peripheral interface (SPI) and buffered SPI modes of operation
US5299193A (en) Signal interface for coupling a network front end circuit to a network adapter circuit
US5305317A (en) Local area network adaptive circuit for multiple network types
US4860006A (en) Heartbeat collision avoidance method and circuit
JP3604727B2 (ja) マルチマスタシリアルバスシステム
US6275526B1 (en) Serial data communication between integrated circuits
JPH01125652A (ja) デ−タバスにおけるデ−タ調停及び衝突検知方法
US5159684A (en) Data communication interface integrated circuit with data-echoing and non-echoing communication modes
US4802161A (en) Packet bus interface
WO1989007869A1 (en) Uneven token distribution technique for token based local area network
EP0246666B1 (en) Serial data bus for different modes of operation (SCI, SPI and buffered SPI) and methods for a serial peripheral interface in a serial data bus
JP2991046B2 (ja) マスタ−スレ−ブ間通信方式
EP0237839B1 (en) Serial data bus for intermodule data communications and method of data arbitration and collision detection on a data bus
KR20000018869A (ko) 교환기에서 프로세서간의 통신 시스템 및 방법
WO1988008583A1 (en) High performance low pin count bus interface
JP3465889B2 (ja) シリアルデータ転送装置、その制御方法、及び、通信装置
EP0187503A2 (en) Shared line communication system
WO2001048994A1 (en) Method and circuit for protection of a universal serial bus transceiver against short-circuit
JP3155763B2 (ja) 信号処理装置
KR950007438B1 (ko) 전자교환기용 패킷 버스 장치의 중앙 중재기
KR950001513B1 (ko) 미니맵(Mini-MAP) 네트워크의 데이타 링크 계층에서 도착통지(acknowledgement) 전송방법
JP2692255B2 (ja) マルチドロップ通信方式
JPH11308254A (ja) 通信機能を有するシステムｌｓｉ