JPH0683282B2 - タイミング同期装置 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 位相誤差をアナログ量に変換し、PLL回路内でフィード
バックすることによりジッタ量を改善する。

〔産業上の利用分野〕

本発明はモデムで使用されているタイミングPLL回路の
同期方式に関するものである。

従来のタイミングPLL回路はジッタの抑圧が不完全であ
ると云う欠点があり、其の改善が強く求められていた。

〔従来の技術〕

PSK方式、QAM方式等の変調方式を採るモデムに於いて、
受信側ではサンプリングの周波数及び位相を合わせるた
め、下記タイミング同期方式の回路を使用している。

第４図は従来のタイミング同期方式の一例を示す図であ
る。

図中、１はＡ−Ｄ変換器、２はタイミング抽出回路、３
はベクトル変換回路、４はローパスフィルタ、５は極性
判定回路、６は電圧制御発振器である。尚以下全図を通
じ同一記号は同一対象物を表す。

受信信号はモデムに入ると先づＡ−Ｄ変換器１に入力さ
れ、此処で周波数ｆ（例えば9600bps）でサンプリング
された後、デイジタルシグナルプロセッサDSPに入力さ
れる。

従来此の種のモデム内の信号処理はデイジタルシグナル
プロセッサDSPを使用してデータ処理により行われてい
る。

デイジタルシグナルプロセッサDSPに於いては、第４図
に示す様に先づタイミング抽出回路２に入る。此処でサ
ンプリングされた受信信号からタイミング信号（2400bp
s）を抽出する。

此のタイミング信号はベクトル変換回路３に送られて此
処でスカラー量からベクトルに変換され、且つ其の絶対
値を単位長に直されて、ローパスフィルタ４で高周波成
分が除去された後、極性判定回路５に入力される。

極性判定回路５に於いては、ベクトルの位相の進み又は
遅れを判定して極性ビットを発生し、此の極性ビットに
より電圧制御発振器６を制御してＡ−Ｄ変換器１のサン
プリングクロックの位相を制御する所謂±の極性判定方
式のPLLにより受信タイミングRTを取っていた。

ここで、タイミング抽出回路２及びベクトル変換回路３
については本発明者の発明にかかる特願昭60−123772号
明細書に従来例の説明にとして記載されている通りであ
る。

即ち、タイミング抽出回路２及びベクトル変換回路３を
第５図に示す。

第５図において、A/D変換器１からの実部、虚部であるA
X、AY成分はタイミング抽出回路２に入力され、タイミ
ング抽出フィルタ21、22によってタイミング信号の帯域
のタイミング成分が抽出される。

タイミング抽出フィルタ21、22ではナイキスト周波数の
1/2周波数に等しいボーレイトの周波数の1/2の周波数成
分を抽出する。

各フィルタ21、22の出力は二乗回路23、24で二乗され、
ナイキスト周波数の1/2周波数の２倍の周波数がタイミ
ング信号として抽出される。

二乗回路23、24の出力は加算器25で加算することにより
キャリアの周波数オフセットの影響を軽減させる。

この加算は周波数オフセットにより、一方の成分が零に
なることがあるので、その場合でも出力を零にさせない
ためである。

この出力はナイキスト周波数抽出用のバンドパスフィル
タ26によりタイミング成分TXとして出力される。

ベクトル変換回路３では、バンドパスフィルタ26のＸタ
イミング成分TXから90゜成分検出部31で90゜回転したＹ
タイミング成分TYを出力する。

この出力TX、TYで構成するベクトルの回転角度が同期ず
れ量を現している。

即ち出力TX、TYで構成するベクトルのリアルパートは振
幅情報であり、イマジナルパートは位相情報を示す。

従ってTXまたはTYの値を同期ずれ量として使用するが、
ここではリアルパートは捨てて、位相情報であるイマジ
ナルパートの出力TYのみを使用する。

〔発明が解決しようとする問題点〕

然しながら上記従来方式ではベクトルの位相の進んでい
るか、遅れているかにより電圧制御発振器６を制御する
のでオン／オフ制御形式となり、ジッタ抑圧が困難であ
ると云う欠点があった。

本発明の目的はジッタを抑圧したアナログ的な、即ち連
続的なタイミング同期方式を提供することである。

〔問題点を解決するための手段〕

上記問題点は、受信信号をサンプリングしてＡ−Ｄ変換
し、該サンプリング値からタイミング信号を抽出し、ベ
クトル化し、該ベクトルに基づき電圧制御発振器を制御
してサンプリングクロックの位相を加減するタイミング
同期方式を採るモデムに於いて、APC回路を設け、 該APC回路に於いて該ベクトルのレベルダイアを調整し
た後、リミッタ処理を行い、該ベクトルの積分値が或る
一定値に達すると電圧制御発振器の位相を１ステップ進
めると共に該積分値を０にリセットし、前記一定値に達
しない時は該電圧制御発振器に対して制御を行わず積分
を継続することを特徴とするタイミング同期装置により
解決される。

〔作用〕

本発明に依ると従来方式の様なオン／オフ制御形式では
なく、アナログ的な、即ち連続的なサンプリングパルス
の位相制御を行うのでジッタが抑圧されると云う効果が
生まれる。

〔実施例〕

第１図は本発明に依るタイミング同期方式の一実施例を
示す図である。

図中、７はAPC回路、８は電圧制御発振回路である。

本発明では前記従来例の場合と同じく、受信信号をＡ−
Ｄ変換器１によりサンプリングしてデイジタル量に変換
し、タイミング抽出回路２により受信信号からタイミン
グ信号（2400bps）を抽出し、ベクトル変換回路３でス
カラー量からベクトルに変換し、且つ其の絶対値を単位
長とし、ローパスフィルタ４により高周波成分を除去す
る。

本発明では此の単位長ベクトルをAPC回路７に入力す
る。APC回路７に於いては、±の極性制御を行う従来方
式とは異なり、入力ベクトルの位相によりアナログ的
に、即ち連続的に前記サンプリング周波数の位相を変化
させる。

第２図は本発明に依るAPC回路の一実施例の説明図であ
る。

第３図は本発明に依るAPC回路の動作説明図である。

図中、10、11は夫々乗算器、12、13、15は夫々加算器、
14はタップ、16は極性判定器である。

同期ずれに対応する信号はAPC回路７に入ると、先ず後
続のリミッタの入力に必要なレベルにするために乗算器
10においてパラメータαが掛けられる。

例えば同期追従範囲が±200ppmであって、乗算器11の入
力レベルを、同期ずれが＋200ppmの場合に＋２のレベ
ル、−200ppmの場合は−２レベルに設定したい場合には
ローパスフィルタ４の出力信号レベルをα倍して設定レ
ベルに調整する。

次に乗算器11によりパラメータβが掛けられ、更に加算
器12でパラメータγが加算される。

この演算処理は乗算器11の入力レベルの＋２〜−２を積
分回路13の入力でレベルを＋２〜０に設定するためであ
る。この場合パラメータβ＝0.25となりパラメータγ＝
0.5となる。

この演算処理により、同期追従範囲が±200ppmに規定さ
れることになるのでリミッタ処理という。

次に加算器12の出力は加算器13と遅延線記憶素子である
タップ14からなる積分回路に入力される。加算器13では
加算器12の出力とタップ14の出力が加算されて再びタッ
プ14に記憶され、これが次の加算入力となることを繰り
返す。

従って加算器13の出力の積分値は第３図に示すようにリ
セットされるまで漸次増大する。

次に加算器13の出力は加算器15に入力され、加算器15に
おいて−１が加算される。−１はスレッショルド値であ
る。

この処理により加算器15からは正または負のレベルが出
力される。つまり加算器13の出力即ち積分値が＋１以下
であれば加算器15の出力は負の値となり、＋１以上で正
の値になる。

加算器15の出力は極性判定回路16に入力されて極性判定
される。

極性判定回路16は加算器15の出力が正の値の場合に後続
の電圧制御発振器８に対する制御信号を出力し、負の値
の場合は制御信号の出力はない。

このように加算器15に−１の値を与えた場合、入力信号
が＋１以上の場合だけ極性判定回路16から出力が得られ
るので、加算器15と極性判定回路16によりスレッショル
ド回路を構成している。

次に極性判定回路16の出力は電圧制御発振器８に入力さ
れると共に、タップ14の記憶をリセットする。第３図は
この状態を示すもので同期ずれが積分され＋１に達する
と０にリセットされ、同時に電圧制御発振器８に対する
制御信号が出力され、再び次の積分が開始される。もち
ろん加算器13の入力に＋２のレベルのような大きな信号
が入力されると、その信号だけでスレッショルド値を越
えるので極性判定回路16から制御信号が出力されること
になる。

前述のように加算器13の入力には同期ずれの方向に無関
係に常に正のレベルの＋２〜０のレベルが入力されるよ
うに設定されているので、加算器13の積分出力は増大し
続けることになるが、これを０にリセットすることによ
り繰り返しの極性判定が可能となる。

次に電圧制御発振器８は無制御の状態では本来の同期状
態から遅れ状態の位相で発振するよう設定されているの
で同期状態を維持するには適度の進み制御が常に必要で
ある。

発振位相を進めるには電圧制御発振器８内の分周回路の
分周比（ｎ）を１ステップ進めて分周比（n-1）にする
ことより行われる。

従って、同期ずれが遅れ方向に大きくずれている場合に
は加算器13の積分出力は短期間に＋１に達して極性判定
回路16からは頻繁に制御信号が出力され、その出力毎に
分周比（n-1）となり発振位相を同期進みの方向に制御
する。

逆に同期ずれが進み方向に生じている場合は加算器13の
積分出力は徐々に増大するので極性判定回路16からの制
御信号の出力回数は少なくなり発振器本来の遅れ位相の
方向に制御される。

本発明では積分回路を設けることにより、積分期間中に
進みジッタと遅れジッタが互いに打ち消し合うことにな
るので電圧制御発振器８の発振位相はジッタによるタイ
ミングの振れがなく、安定したタイミング同期が得られ
る。

〔発明の効果〕

以上詳細に説明したように本発明によれば、Ａ−Ｄ変換
器のサンプリングパルスの位相がジッタによる振れがな
く連続的に制御できるのでジッタの抑圧が可能になると
いう効果がある。

【図面の簡単な説明】

第１図は本発明に依るタイミング同期方式の一実施例を
示す図である。 第２図は本発明に依るAPC回路の一実施例の説明図であ
る。 第３図は本発明に依るAPC回路の動作説明図である。 第４図は従来のタイミング同期方式の一例を示す図であ
る。 第５図はタイミング抽出回路とベクトル変換回路の一例
を示す図である。 図中、１はA/D変換器、２はタイミング抽出回路、３は
ベクトル変換回路、４はローパスフィルタ、５は極性判
定回路、６は電圧制御発振器、７はAPC回路、８は電圧
制御発振回路、10、11は夫々乗算器、12、13、15は夫々
加算器、14はタップ、16は極性判定器である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】受信信号をサンプリングしてＡ−Ｄ変換
   し、該サンプリング値からタイミング信号を抽出し、ベ
   クトル化し、該ベクトルに基づき電圧制御発振器（８）
   を制御してサンプリングクロックの位相を加減するタイ
   ミング同期方式を採るモデムに於いて、APC回路（７）
   を設け、 該APC回路（７）に於いて該ベクトルのレベルダイアを
   調整した後、リミッタ処理を行い、該ベクトルの積分値
   が或る一定値に達すると電圧制御発振器（８）の位相を
   １ステップ進めると共に該積分値を０にリセットし、前
   記一定値に達しない時は該電圧制御発振器（８）に対し
   て制御を行わず積分を継続することを特徴とするタイミ
   ング同期装置。