JPH0683476B2 - ビデオ処理回路 - Google Patents

ビデオ処理回路

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JPH0683476B2
JPH0683476B2 JP60170995A JP17099585A JPH0683476B2 JP H0683476 B2 JPH0683476 B2 JP H0683476B2 JP 60170995 A JP60170995 A JP 60170995A JP 17099585 A JP17099585 A JP 17099585A JP H0683476 B2 JPH0683476 B2 JP H0683476B2
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Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、テープ状の磁気記録媒体を用いるビデオレ
コーダ等に使用されるビデオ処理回路に関する。そこで
は、複合ビデオ信号から分離された後のクロマ信号が標
準クロミナンス副搬送波周波数よりも低い搬送信号に変
換され、また、分離された輝度信号が周波数変調を受
け、更に、低周波数キャリアのクロマ信号と周波数変調
された輝度信号との合成信号がヘッドシステム手段によ
って記録媒体に格納され、再生時にあっては前記合成信
号が前記ヘッドシステム手段により前記記録媒体から読
みとられ、元の複合ビデオ信号に復元される。また、上
記ビデオテープレコーダは、上記磁気記録媒体やヘッド
システムを駆動するモータの制御回路を有する。
〔発明の技術的背景〕
現在一般に用いられている３つのシステムのビデオレコ
ーダ,VHS,Video2000,ベータマックスは、略以下に述べ
るような様式で構成されている。
VHSシステムにおいては、PAL方式対応の場合、低域クロ
ミナンスサブキャリア周波数が627kHzであり、NTSC方式
対応の場合629kHzであり、この周波数はそれぞれPAL,NT
SC方式の各水平走査周波数の40.125倍と40倍である。再
生中において、前記サブキャリア周波数と各水平走査周
波数を組み合せることは、クロミナンスサブキャリアの
位相再生を正確に得るようにテープスピードの変動を補
償することを可能にする。
従って、テレビジョン受像機に一般に使用される回路の
他に、ビデオレコーダでは付加的回路が必要とされる。
従来のビデオレコーダにおいては、上記付加的回路は、
ディスクリート部品や、アナログ信号処理機能を受け持
つ単なる小規模のモノシリック集積回路を圧倒的に用い
て実施されている。
〔発明の目的〕
この発明の目的は、モノシリック集積回路を使用規模を
増大するために、集積レベルを向上することにある。こ
のモノシリック集積回路は、新規で統一された回路思想
を用いており、３つのPAL,NTSC、SECAM方式に有効であ
る。この回路思想は、各方式に適用するのにわずかな修
正を必要とするだけである。特に、この修正は、回路技
術上は、少しの影響を持つだけであり、各カラーテレビ
ジョン方式に最適の回路技術となる。
〔発明の概要〕
この発明による解決は、高速デジタル回路手段によって
各ビデオレコーダシステムに必要な信号処理を実行する
ためのアイデアに基づきなされており、しかし、これら
の高速デジタル回路の出力信号を磁気テープにデジタル
形式で記録する代りに、これらのデジタル信号を記録す
るのに前もって対応するアナログ信号に変換するもので
ある。従って、この発明によれば、サンプリング信号が
すべてのカラーテレビジョン方式にわたって固定の周波
数を有した第１のアナログデジタル変換器が設けられ
る。
発明の基礎となるアイデアは、サンプリング周波数に整
数調和したところの全カラーテレビジョン方式に対する
低周波の固定サブキャリア周波数で、クロマチャンネル
におけるデジタル信号処理を実現することにある。
このように、記録，再生の何れにおいても、デジタル回
路による信号処理が行なわれ、これは、ビデオテープレ
コーダに対しかなり高密度の集積化を可能にする。
〔発明の実施例〕
以下この発明の一実施例を図面を参照して説明する。
第１図は、この発明の全体的な実施例をブロックダイヤ
グラムで示す。高速アナログデジタル変換器awのアナロ
グ入力は、第１の切換スイッチu1を介して、記録モード
Ｒでは複合ビデオ信号入力部fse,再生モードＰではヘッ
ドシステムksのための双方向増幅手段zvの出力部の何れ
にも接続される。ヘッドシステムksは、２つのヘッドが
概略的に示されている。アナログデジタル変換器awは高
速のものであり、むしろ、瞬間変換器と称され、その出
力は、サンプリング信号fcのくり返しパルス周波数Fc
で、多重ビットの並列デジタルワードを得る。サンプリ
ング信号fcは、サンプリング発振器osから得られ、この
発振器は、各３つのカラーテレビジョン方式（PAL,NTS
C,SECAM）に対して固定の周波数で発振する。実施例に
おいては、上記周波数は、18MHz〜20MHzであり、具体的
には、18MHzが使用される。
記録モードＲにおいて、アナログデジタル変換器awの出
力部にあらわれるデジタルワードは、デジタル化された
複合ビデオ信号fs′としてあらわれる。この信号は、３
つの高速デジタル回路db,dc,dmによって処理されるもの
で、これらの回路は互いに信号のやりとりを行ない、少
なくとも一部の信号を並列に扱う。デジタル回路dbは、
基本的には複合ビデオ信号を処理し、ビデオ信号から同
期信号を分離し、その出力部には、良質のデジタル輝度
信号lsを得る。また、この回路は、複合ビデオ信号fs'
からクロマ信号csを分離する。クロマ信号csは、デジタ
ル回路dcで、各方式に応じて処理される。デジタル回路
dmは、ヘッド及びテープドライブ用に供せられるコント
ロール信号smを作るもので、補正信号crが供給されてい
る。また、この３つの高速デジタル回路db,dc,dmは、固
定周波数のサンプリング信号ｃによって駆動されてい
る。
第１図はまた、コントロールユニットscを示し、これ
は、サンプリング信号fcで駆動され、ビデオテープレコ
ーダのコントロール部ttに接続され、また、そこからの
信号やコマンドを、高速デジタル回路db,dc,dmに伝達す
る。
デジタル回路db,dcの出力部は、それぞれ、第1,第２の
デジタルアナログ変換器dw1,dw2に接続され、この変換
器dw1,dw2の出力信号は、アナログ加算器aaで加算さ
れ、磁気記録媒体に記録されるべきアナログ信号を形成
する。記録モードＲにおいて、アナログ加算器aaの出力
は、第２の切換スイッチu2を介して増幅器zvに供給され
る。この増幅器zvの利得特性は、記録モードであろうと
再生モードであろうとラインvlを通じてデジタル回路db
からコントロールすることが可能である。再生モードＰ
において、アナログデジタル変換器awの入力は、第１の
切換スイッチu1を介して増幅器zvに接続され、また、ア
ナログ加算器aaの出力は、第２の切換スイッチu2を介し
て複合ビデオ信号出力部fasに接続される。
第１図においては、アナログ信号ラインと、デジタル信
号ラインの識別がなされている。アナログ信号ラインは
通常の実線であり、デジタル信号ラインは少なくとも処
理すべきデジタルワードのビットが並列に導通すること
のできる並列線からなるバスである。
第２図は、クロミナンス信号処理回路の実施例を示すブ
ロック図である。ブロック図の信号路は、アナログデジ
タル変換器awから便宜上示されており、このアナログデ
ジタル変換器awには、切換スイッチu1からの信号が供給
される。第２図の回路は、記録，再生の両モードで用い
られ、各モードで個々の動作上のパラメータが切換えら
れるだけで信号の流れる方向は変らない。
アナログデジタル変換器awの出力部は、第1,第２のデジ
タル乗算器m1,m2の各第１入力部に接続され、各乗算器
の各第２入力部は、コサイン出力部caとサイン出力部sa
にそれぞれ接続されている。これら出力部は、第１の周
波数設定及び制御用のデジタルサイン波発生器sg1に設
けられている。
第１の乗算器m1の出力部は、第１の90°移相器h1と同じ
遅延量を有した第１のデジタル遅延素子v1を介して、第
１のデジタル加算器a1の第１入力部に接続され、第２の
乗算器m2の出力部は、第１の90°移相器h1を介して、第
１のデジタル加算器a1の第２入力部に接続される。
VHSシステムとしては、第１のサイン波発生器sg1に与え
る周波数設定入力部ｅは、記録モードＲにあっては、
第１のデジタル信号ds1で与えられ、このときの周波数
は、サンプリング周波数Fcの1/4とクロミナンスサブキ
ャリア周波数の差に等しく、再生時にあっては、第２の
デジタル信号ds2で与えられ、このときの周波数は、サ
ンプリング周波数の1/4と水平周波数（NTSC方式）の40
倍（PAL,SECAM方式処理時は40.125倍）の和に等しい。
よって、３つのカラーテレビジョン方式の何れかによっ
て伝送されたテレビジョン信号に応じて、関連したクロ
ミナンスサブキャリア周波数若しくは水平周波数が第１
のサイン波発生器sglで作用する。これは、第２図に示
される２つのレジスタr1,r2が、前記デジタル信号ds1,d
s2を含むか又は演算して得、これを、PAL,NTSC,SECAM方
式の識別入力に応じて導出することで得られる。また、
第２のレジスタr2は、水平同期パルスssを供給される。
サイン波発生器sg1,sg2に対して与えられるデジタル信
号ds1,ds2の記録と再生時とでの異なった適用は、第3,
第４の電子切換スイッチu3,u4によって達成される。
ビデオ−2000とベーターマックス方式においては、デジ
タル信号ds1,ds2は、各低域変換されたクロミナンスサ
ブキャリアに応じて選択されなければならない。
２つの乗算器m1,m2,遅延素子V1,90°移相器hI,加算器a1
そしてデジタルサイン波発生器sg1から成る副回路は、
デジタル直角位相混合器を構成し、すべてのカラーテレ
ビジョン方式における複合カラー信号内のクロミナンス
サブキャリア周波数を、正確に、サンプリング周波数の
1/4にシフト（移行）させる。第２図の実施例では、こ
のサンプリング周波数Fcは、サブキャリア周波数ztであ
る。
加算器a1の出力は、標準帯域フイルタnb1に供給され、
このフイルタは各カラーテレビジョン方式に応じて設定
される。従って、この標準帯域フイルタnb1は、前記レ
ジスタr1,r2と同じように、帯域設定入力部を有する
が、これは第２図には示されていない。標準帯域フイル
タnb1の出力部は、デジタルデシメイターdzを介して第
３の乗算器m3の第１入力部に接続されるもので、そのサ
ンプリング周波数１は、サンプリング周波数Fcの1/3
である。第３の乗算器m3の出力部は、デジタル信号整形
用の帯域フイルタfbの入力部に接続され、このフイルタ
の出力部は、デジタルくし型フイルタkfを介して、第１
のデジタル補間器ip1の入力部に接続され、これは、ク
ロック信号fcで駆動されている。スイッチesは、デジタ
ルくし型フイルタkfが再生モードＰのときのみ作動する
ように、記録モードＲでは閉じている。
デシメイターdz及び第１のデジタル補間器ip1による機
能は、クロマ信号処理副回路が高いサンプリング周波数
Fcで作動させられるのではなく、もっと有効な低い周波
数Fcで動作させられることを可能にする。その結果、処
理動作のために充分な時間を利用でき、くし型フイルタ
kfに必要な回路構成がかなり低減される。
補間器ip1の出力部は、第２のデジタル標準帯域フイル
タnb2,第２のデジタル遅延素子v2を通して、第４のデジ
タル乗算器m4の入力部に接続される。第２のデジタル遅
延素子v2の遅延量は、第２の90°移相器h2のそれと同じ
である。また、補間器ip1の出力部は、第２のデジタル
標準帯域フイルタnb2を通して、第２の90°移相器h2の
入力部に接続されるもので、この移相器h2の出力部は、
第５のデジタル乗算器m5の第１入力部に接続される。第
4,第５のデジタル乗算器m4,m5の第２入力部は、第２の
周波数設定用のサイン波発生器sg2のコサイン出力部ca
とサイン出力部saにそれぞれ接続されている。
一方、これらのデジタル乗算器m4,m5の出力は、第２の
加算器a2を介して、第１のデジタルアナログ変換器dw1
の入力部に供給される。
第２のサイン波発生器sg2の周波数設定入力部ｅに
は、記録モードＲでは第２のデジタルワードds2が供給
され、再生モードＰでは第１のデジタルワードds1が供
給される。
遅延素子V2,90°移相器h2,乗算器m4,m5,加算器a2及びサ
イン波発生器sg2は、アナログデジタル変換器awの後段
の対応する副回路（遅延素子v1,90°移相器h1,乗算器m
1,m2,加算器al,サイン波発生器sg2）のように、直角位
相混合器を形成する。
上記２つの直角位相混合器は、前述した混合器の副回路
の構成が、後述した混合器の副回路の構成のミラーイメ
ージである点で異なる。
つまり、これが、この発明の基本的な特徴である。
この構成は、クロマチャンネルの全回路を極めて簡素に
する、もしそうでなければ、切換可能でつまり複雑にな
ったフイルタが必要となるからである。つまり、副回路
（v2,h2,m4,m5,a2,sg2）による第２の直角位相混合器が
従来のような形式で構成されるならば、位相が正確に90
°に分離された２つの混合されるべき信号が作られ、次
にそれぞれにサイン波発生器sg2からのコサイン波とサ
イン波が混合され、最後に合成されるのであるが、第１
の直角位相混合器はまず入力信号とサイン波発生器から
のサイン及びコサイン波とをそれぞれ合成し、次にコサ
イン多重信号から直角位相信号を作るだけである。
周波数設定入力部feの他に、第１のサイン波発生器sg1
は、位相制御入力部frを有し、これは、デジタル位相ロ
ックドループprの出力部に接続されている。デジタル位
相ロックドループprは、デジタル水平同期信号ssと、デ
ジタル水平偏向発振器hoからの信号とを比較する。
従って、サイン波発生器sg1は、アナログPLL発振器に相
当し、その周波数は、従来の水晶発振器のそれに正確に
対応して応答している。
第３の乗算器m3の第２入力部は、デジタル自動カラーコ
ントロール段acの出力部に接続され、このカラーコント
ロール段acの信号入力部は、くし形フイルタkfの出力部
に接続され、またクロック入力部には、水平同期パルス
ssが供給される。
カラーコントロール段acは、カラーバースト信号の増幅
率を一定の値に維持する、これは、記録時の最適レベル
の制御及び、たとえば再生時のテープ特性の違いによっ
て引き起される増幅率の変化の補償を達成するためであ
る。
また、カラーコントロール段acは、方式に応じてカラー
バースト信号の増幅率を増加又は減少させる。
レコーダは通常２つのヘッドを有し、これらは、記録媒
体に交互に接触する。カラーコントロール段acにおいて
は、２つのヘッドに対するコントロール量が、２つのヘ
ッド系列のチャンネル間のシステム上の違いを補償する
ために、それぞれに分離的に決定される。そのために、
カラーコントロール段には、テープに接触のヘッドを識
別させるための信号（図示せず）が与えられている。
信号整形用の帯域フィルタfbは、低域サンプリング周波
数１で作動するものであって、クロマ分岐系上の標準
通過帯域特性を正確に確立しており、帯域フイルタnb1
は、おおよその前置選択を行なえばよく、このため、実
施が容易である。
くし形フイルタkfは、再生時において、記録媒体の隣接
トラック間のクロストーク低減を発揮するもので、記録
時に通常ライン間でクロマ信号の位相が変ることを利用
している。方式によっては、クロマ信号の位相は、再生
時に、ライン間で切換えられ、適当なくし形フィルタ
で、ライン間のクロストーク補償がなさせるものもあ
る。第２図においては、上記の位相切換えは、サイン波
発生器sg2の周波数設定入力部ｅに与えられる適当な
信号によって、記録時に行なわれ、そして、再生時に、
サイン波発生器sg1の周波数設定入力部に与えられる対
応した信号によってキャンセルされる。
第３図は、輝度信号処理回路の一実施例を示すブロック
図である。ここでは、クロマ信号処理回路とは異なり、
記録と再生を両方行なうための信号系ではない。第１の
副チャンネルｒが記録Ｒを行なうためのものであり、第
２の副チャンネルｐが再生Ｐを行なうためのものであ
る。
サンプリング信号は、18〜20MHz帯に設定された固定周
波数Fcの信号feであり、信号路の始まりは、先ほどのア
ナログデジタルコンバータawから示されている。更に、
第２図の乗算器m1,m2を制御するのに加えて、その出力
信号は、第５の電子切換スイッチu5に供給される。この
スイッチは、記録R,再生Ｐの選択モードに応じて、副チ
ャンネルｒもしくはｐの信号源として作用する。
副チャンネルｒにおいて、アナログデジタル変換器awの
出力は、上限のカットオフ周波数が約3MHzの低域フイル
タtpの入力部に供給され、このフイルタの出力部は、そ
の出力を、デジタル同期分離器部haに供給し、さらに、
このフイルタの出力部は、プリエンファシス及びリミッ
タ段pbを介してデジタル電圧制御発振器voの入力部に接
続され、この発振器は周波数変調器として作用する。
デジタル電圧制御発振器voには、第３のデジタルワード
ds3が供給されるもので、このワードは、テレビジョン
方式に応じて発振キャリア周波数を決定する。発振器vo
の出力部は、低域カットオフ周波数が約1.5MHzの第１の
デジタル高域フイルタhp1を通して、更に第６の電子切
換スイッチu6を通して、第２のデジタルアナログ変換器
dw2に接続される。
第２の副チャンネルｐにおいて、アナログデジタル変換
器awの出力信号は、切換スイッチu5を介して低域カット
オフ周波数が約1.5MHzの第２のデジタル高域フイルタhp
2に接続される。
周波数検波器fdの出力部は、デジタル・デシメイティン
グ低域フイルタdtの入力部に接続されるもので、このフ
イルタの上限カットオフ周波数は、約3MHz、そしてまた
このフイルタには、サンプリング周波数の半分のFc/2の
クロック信号f2が供給され、このクロックレートF2でこ
のフイルタの出力部にデジタルワードがあらわれる。
デジタル・デシメイティング低域フイルタdtに続いて、
デジタル・デエンファシス及びノイズ低減段duが設けら
れ、これの出力部は、第７の電子切換スイッチu7の第１
の入出力路を介して、第３の加算器a3の第１の入力部に
接続され、また、このデジタル・ディエンファシス及び
ノイズ低減段duの出力部は、前記切換スイッチu7の第２
の入力部を介してデジタル相関器KLの第１入力部に接続
されている。デジタル相関器KLの第２入力部は、第３の
加算器a3の出力部に接続され、この相関器の出力部は、
第３の加算器a3の第２入力部に接続されている。また、
第７の切換スイッチu7の出力部は、遅延段vsの入力部に
接続されるもので、この遅延段は、テレビジョンシステ
ムの１ライン期間に等しい遅延量を有する。第３の加算
器a3の出力部に接続された第２のデジタル補間器ip2
は、サンプリング信号fcでクロック駆動され、その出力
部は、第６の切換スイッチu6を介して、第２のデジタル
アナログ変換器dw2の入力部に接続されている。切換ス
イッチu7の制御入力部は、ドロップアウト検出器dkの出
力部に接続されるもので、この検出器の入力には、第２
の高域フイルタhp2の出力から供給されている。
ドロップアウト検出器dkは、入力レベルが予じめ設定し
た値よりも低くなった場合に切換スイッチu7を作動させ
る比較回路であり、記録媒体からの雑音の多い信号を、
遅延段vsからの１ライン前にスキャンした信号に置きか
えるものである。
また、ノイズ低減は、相関器klによっても達成される。
従来の回路においては、ノイズは、連続走査ライン信号
のわずかな歪の場合、フイルタを施すことで抑圧され、
一方、大きな歪の場合、フイルタは、垂直方向へのイメ
ージの速い変化によって生じる不安定を避けるために、
オフされ（移動検出器）ていた。
第４図は、第３図の周波数検波器ｄの実施例である。
検波器の出力部は、第３のデジタル90°位相器h3と同じ
遅延量の第３の遅延素子v3及び第１のデジタル絶対値設
定段bb1を介したのち、減算器stの減算入力部ｓ及び電
子多重中間スイッチkrの第１信号入力部に接続される。
第３のデジタル90°移相器h3は、周波数検波器の入力部
と第２のデジタル絶対値設定段bb2との間に設けられ、
この絶対値設定段bb2の出力部は、減算器ｓの被減数入
力部ｍ及び多重中間スイッチkrの第２信号入力部に接続
される。
多重中間スイッチkrのコントロール入力部は、減算器st
のサイン信号出力部vaに接続され、またその２つの出力
部は、それぞれ、デジタル割算器ｄの被除数入力部ddと
除数入力部drに接続され、この割算器ｄの出力部は、第
１の半象限のアーク・タンジェント（tan-1）値を保持
したリード・オンリー・メモリrmのアドレス入力部に接
続されている。
第３の遅延素子v3の出力信号の最上位ビット及び第３の
90°移相器h3の最上位ビットは、それぞれ、第１のイク
スクルーシブオア回路ex1の第１及び第２の入力部に供
給され、この回路ex1の出力は、第２のイクスクルーシ
ブオア回路ex2の第１入力部に供給され、この回路ex2の
第２入力部は減算器stのサイン出力部に接続されてい
る。
リードオンリーメモリrmの各ビット出力は、多重インバ
ータvi1の各インバータ入力部に導入され、また、多重
インバータの各入力部は、多重スイッチvu1の各スイッ
チ入力部に接続されている。多重スイッチの各スイッチ
部の第２入力部は、多重インバータvi1の各出力部に接
続され、各スイッチ部の共通制御入力部は、第２のイク
スクルーシブオア回路ex2の出力部に接続され、そし
て、第１の多重スイッチvu1の出力はデジタル微分器dg
によって導出される。
多重スイッチvu1の出力信号ビットの上位側は、第２の
イクススクルーシブオア回路ex2の出力によって、上位
ビットが補足され、さらに次の上位ビットが第１のイク
ススクルーシブオア回路ex1の出力によって補足され、
さらに次の上位ビットが第３の遅延素子v3からの符号ビ
ットによって補足されている。多重スイッチvu1の出力
は、デジタル差分器dgによって導出される。
割算器ｄの被除数入力部ddの信号が、除数入力部drの信
号よりも小さいか又は略等しくなり、割算器ｄが固定の
出力ビット数を有することができるように、中間スイッ
チkrは、減算器stのサイン出力部vaの信号で制御され
る。逆に、もし、小さい方で大きい方を割算するような
ことがあると答は無限に近づくからである。２つの絶対
値設定数bb1,bb2手段によって、遅延素子v3及び90°移
相器h3の出力のサイン（符号）を自由にできる。従っ
て、このことと、先の割算器ｄの割算結果によって、リ
ードオンリーメモリrmは、第１の1/2象限（０°〜45
°）の中にあるアークタンジェント値を有すれば良い。
よって、リードオンリーメモリのサイズを最小にするこ
とができる。
２つのイクスクルーシブオア回路ex1,ex2手段によっ
て、360°の角度情報を生成するのに必要なビット数
は、リードオンリーメモリrmの出力信号に加算される。
従って、多重スイッチvu1の出力部は、周波数検波され
るべき入力信号の位相検波信号を得る。そして、この位
相検波信号から微分器dgによって、周波数検波信号が導
出される。
副回路v3,h3によって、位相直交変調の２つの信号を発
生する代りに、この２つの信号は、奇数位のトランスバ
ーサルフイルタ手段によって導出されることができる。
奇数位のフイルタは、トランスバーサルフイルタの1/4
クロック周波数に関して、対称な周波数帯域内で、その
周波応答特性上の誤り度が特に小さい点で重要である。
第４図に示される周波数検波器としてのMOS集積回路に
必要なチップエリアは、副回路v3,h3の入力部の８ビッ
ト，中間スイッチkrの７ビット，出力部の10ビットがあ
り、約６mm2を概算される。
第５図は、第２図の回路が、SECAM方式動作を行なうた
めの付加副回路を含む場合の実施例である。
第１のデジタルフイルタdf1は、第１の標準帯域フイル
タnb1の出力部に接続され、このフイルタdf1の特性は、
記録時のベル形特性から再生時の逆ベル形特性に切換え
可能であり、このための構成は、特に第５図には簡略化
のために示していない。
第１のデジタルフイルタdf1の出力部は、付加デジタル
周波数検波器ｄ′に接続され、さらに、この検波器
ｄ′の出力は、デジタル周波数変調器fmに導出され、こ
れの周波数偏差は、記録時と再生時とで第1,第２の値に
切換え可能であり、また、クロマ信号が存在するときの
み水平周期パルスss手段によって活性化される。
周波数変調器ｍの出力は、第２のデジタルフイルムdf
2に導入され、このフイルタの特性は、再生時のベル形
特性から記録時の逆ベル形特性に切換可能であり（切換
構成は図示せず）、またこのフイルタの出力部は、SECA
Mモードのときに、第８の電子切換スイッチu8の第１入
出力路を介して第２の標準帯域フイルタnb2の入力部に
接続されている。PAL/NTSCモードのときは、切換スイッ
チu8の第２の入出力路は、第１の補間器ip1の出力部と
第２の標準帯域フイルタnb2の入力部とを接続する。
従って、SECAMモードにおいては、副回路d1,n3,fb,kf,i
p1の代りに、上述した副回路df1,df′,fm,df2が動作さ
せられる。第５図の他の副回路については、第２図のも
のと同じである。
第６図は、第１の標準帯域フイルタnb1の具体例とその
特性を示す。この帯域フイルタとして使用できる他のデ
ジタルフイルタに比較して、第６図のデジタルフイルタ
は、使用する加算器adの数及び減算器sbの数に関して全
く有利な構成となっている。
その伝達特性は、 である。
図示のように、第６図のデジタルフイルタは、加算器a
d,減算器sb,遅延素子ｖから成り、それぞれの遅延量
は、フイルタのサンプリング信号期間の倍数に等しく、
この倍数は、各要素Ｚの各指数の正の値に等しい。
また、第６図のブロック図にみられるように、期間（１
＋Z-6）を満足するための副回路は、デシメイターdzの
後に設けられ、そのサンプリング信号f1は、サンプリン
グ信号fcの周波数Fcの1/3に等しい。従って、18MHzの周
波数Fcにおいて、この副回路は、Fc/3（＝6MHz）で動作
させられる。従って、デシメイターdzの後段のサブ回路
の遅延素子は、Z＊-2の回路部であり、2Fsc/3の遅延量
を与え、これは、6Feに等しい。
第６図の周波数応答特性カーブは、周波数F/MHzの関数
に対して、標準化された減衰度g/dBを示している。特性
カーブの最大位置は、サブキャリア周波数ztに等しい4.
5MHzに設定されている。
第７図は、第２図，第５図の信号整形帯域フイルタfbの
構成例と周波数特性を示している。
上述した基本ユニットad,sb,vに加えて、このデジタル
フイルタは、乗算器mpを含み、これは、伝達特性Ｈ
（ｚ）に一定のデシマル要素（0.375）を作用させる。
伝達特性Ｈ（ｚ）は、 Ｈ（ｚ）＝(1-Z-2)5（0.375＋Z-2）（１＋0.375
Z-2）． である。
また、このデジタルフイルタは、必要とされる加算器及
び減算器の数の条件において有利な構成である。その特
性は、1.5MHzに対して対称である、このフイルタが周波
数Fc/3のサンプリング周波数１でクロック駆動される
ようになっており、そして、4.5MHzのサブキャリア周波
数が1/3にシフトされるようになされている。
第８図は、第１の補間器ip1のブロック図及び周波数特
性を示す。この補間器の伝達特性は、 である。
第８図のデジタルフイルタの入力部におけるデジタル乗
算器mxは、デジタル入力ワードｅを３つの要素e,o,−ｅ
の系に変換する。この３つの要素系は、期間（１−
Z-2）の実現に対応している。
第８図のデジタルフイルタの周波数特性カーブの形は、
3.0MHzと4.0MHzの間でさえぎられ、つまり圧縮されてい
る。このデジタルフイルタは、18MHzのサンプリング周
波数Fcが用いられた場合に、その最小減衰odBが4.5MHz
であるように、サンプリング信号fcでクロック駆動され
る。
第９図は、第２図，第５図の乗算器m2,m5にそれぞれ関
連した２つのサイン波発生器sg1,sg2の例を示してい
る。このサイン波発生器は、ｊ−ビットデジタルアキュ
ムレータakを含み、この第９図の実施例ではｊ＝19であ
る。アキュムレータは、周知のように、加算回路でクロ
ック駆動されるもので、この回路は各々クロックを受け
とり、同じ値を、前回のクロックパルスによって得られ
た結果に加える。従って、周波数設定用の入力部feは、
第２図あるいは第５図のレジスタr1,r2の１つからデジ
タルワードds1,ds2の１つを供給される。アキュムレー
タakに供給されるクロック信号は、サンプリング周波数
ｃである。
（ｊ−２）番目ビットの低位のビットのｑビット（ｑは
アキュムレータakの出力でｊ−２より小さいか又は等し
い）が、第２の多重反転器vi2の各インバータを通じて
送給される。第９図の実施例ではｑ＝６であり、これ
は、ストレートバイナリーコードの使用において26〜2
11の重みのビットがカバーされるようにしている。
各インバータの入力部は、第２の多重スイッチvu2の各
スイッチの第１入力部に接続され、これらスイッチの各
第２入力部は、各インバータの出力部に接続され、各ス
イッチに対する共通の入力部は、（ｊ−１）番のビット
出力に接続されている。第２の多重スイッチvu2の出力
部は、付加的なリードオンメモリrm′のアドレス入力部
に接続されるもので、このメモリは第１の象限のサイン
（符号）値を保持しており、また、その出力部は、乗算
器m2又はm5の第１入力部に接続されている。
乗算器の第２の入力部は、信号入力部であり、その出力
部は第３の多重反転回路vi3の各インバータに接続され
ている。これらインバータの各入力部は、第３の多重ス
イッチvu3における個々のスイッチの各第１入力部に接
続され、また、個々のスイッチの各第２入力部は、各イ
ンバータの出力部に接続されている。
第３の多重スイッチvu3における各スイッチの共通入力
部は、アキュムレータakの第ｊ番目のビット出力部に接
続され、第３の多重スイッチvu3出力にはサイン波信号
が掛けられた入力信号が導出される。
多重反転器vi2,vi3及び多重スイッチvu2,vu3は更に、第
１の象限のサイン値から第４の象限のために第２のサイ
ン値を導き出すために供し、第４の象限のための第２の
サイン値はリードオンリーメモリrm′に含まれている。
同様にアナログによって（第９図には示されていない）
サイン波発生器sg1,sg2のコサイン出力部caでは、コサ
イン値を導き出すことができる。というのは、たとえ
ば、付加的なリードオンリーメモリ,2つの付加的多重反
転器,2つの付加的な多重スイッチを設けても良いからで
ある。この場合、サイン関数とコサイン関数間の関係の
有利性を利用でき、つまり、一方は他方から90°位相シ
フトした関係であるので、第１の象限のサイン値を格納
している第９図の付加的リードオンリーメモリrm′のみ
を用意するだけでよい。
第２図乃至第９図において、各回路の接続は単一ライン
で示された。これは、図面をバスをあらわすストライプ
ラインによってわかりにくくするのを避けたためであ
る。よって、本発明による第２図乃至第９図の副回路
は、並列デジタル信号を処理するものであり、各副回路
間の内部接続リードは、種々の切換器や多重スイッチの
制御ラインのようないくつかの例を除いて、バスとして
認識すべきである。
第９図において、バスにおけるリード線数は、斜めに引
いた線に付す数値で示されている。
この発明は、最初に述べたように、モノシリック集積回
路で成された。全回路は、必要に応じて単一のモノシリ
ック集積回路としてあるいはいくつかに分けたモノシリ
ック集積回路として構成できた。すべての副回路がデジ
タル回路であるため、たとえばいわゆるMOS技術と称さ
れる絶縁ゲート，電界効果トランジスタは、特に有用で
あるが、この回路を作るには、高速パイポーラデジメル
回路であってもまた有効である。
クロマチャンネルに適用された主要点は、クロミナンス
サブキャリア周波数が方式により異なるにもかかわら
ず、直交位相混合によって、デジタル処理がクロック周
波数の低調波状態に移行することであり、これにより、
各テレビジョン方式を通じて固定サンプリング周波数を
用いることができることであり、このことは、固定周波
数の単一のクロック発生器がサンプリング用として要求
されるだけであるから、極めて有効な効果である。この
クロック発生器は通常は水晶発振器が用いられるので、
単一の水晶だけが必要であるが、もし、クロック周波数
が各方式のクロミナンスサブキャリアのためにそれぞれ
固定のものであったならば、各PAL,NTSC,SECAMに対応し
た３つの水晶発振器が必要となるかあるいは、３つの水
晶を切換え可能な発振器が必要となる。よって、本発明
は、ビデオレコーダに限定されるものではなく、デジタ
ル形式で処理される複数の方式のカラーテレビジョン信
号を処理する場合にも適用可能である。
この発明によると、ビデオレコーダの集積レベルを向上
するため、モノシリック集積回路の使用を拡大し、かつ
PAL,NTSC,SECAMの各テレビジョン方式に対して一定した
回路思想が有効に適用され、特にこの場合は各方式に的
号させるためにはほんのわずかな修正だけでよい。
そして、信号処理は、高速デジタル回路の出力がデジタ
ルの形ではなくデジタルアナログ変換されて記録媒体に
記録されるという形である。複合カラー信号は、高速ア
ナログデジタル変換器awによって、デジタル信号に変換
されるが、高速アナログデジタル変換器awのサンプリン
グ周波数は、全カラーテレビジョン方式を通じて固定周
波数である。クロマチャンネルにおけるデジタル処理
は、全テレビジョン方式を通じて固定のサブキャリア周
波数ztによって実行され、この周波数は、サンプリング
周波数に対し整数の低調波ま関係にある。
【図面の簡単な説明】
第１図はこの発明の一実施例を示すブロック図、 第２図は第１図のクロマ回路の例を示すブロック図、 第３図は第２図のビデオ処理回路の例を示すブロック
図、 第４図は第３図のデジタル周波数検波器の例を示すブロ
ック図、 第５図はSECAM方式処理に用いる場合の副回路の例を示
すブロック図、 第６図は第１の標準帯域フイルタ及びその特性のブロッ
ク図及び特性図、 第７図は信号整形帯域フイルタ及びその周波数特性を示
す、ブロック図及び特性図、 第８図は第１の補間器及びその周波数特性を示す、ブロ
ック図及び特性図、 第９図はサイン波発生器のブロック図である。 aw……高速アナログデジタル変換器、u1……第１の切換
スイッチ、zv……双方向増幅手段、ks……ヘッドシステ
ム、os……サンプリング発振器、db,dc,dm……高速デジ
タル回路、se……コントロールユニット,dw1,dw2……デ
ジタルアナログ変換器、aa……アナログ加算器、u2……
第２の切換スイッチ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハインリツヒ・プアイフアー ドイツ連邦共和国，デー‐7809 デンツリ ンゲン，ホーゲゼンシユトラーセ ４ (72)発明者 ペーター・ミヒアエル・フラム ドイツ連邦共和国，デー‐7800 フライブ ルク，シユテフアン‐マイアー‐シユトラ ーセ 167 (56)参考文献 特開 昭60−111591（ＪＰ，Ａ)

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】アナログデジタル変換器からのデジタル複
    合ビデオ信号が供給されるデジタルビデオ回路と、この
    デジタルビデオ回路で分離されたデジタル輝度信号が供
    給されるデジタル輝度信号回路と、前記デジタルビデオ
    回路で分離されたデジタルクロマ信号が供給されるデジ
    タル色信号処理回路とを具備し、 前記デジタル色信号処理回路は、固定周波数のサンプリ
    ング信号（fc）が18〜20MHzであり好ましくは18MHzであ
    り、記録モード（Ｒ）、再生モード（Ｒ）とも共通に用
    いられ、 前記アナログデジタル変換器で分離されたデジタルクロ
    マ信号がそれぞれ第１の入力部に供給される第１、第２
    のデジタル乗算器と、 前記第１と第２のデジタル乗算器のそれぞれの第２の入
    力部にコサイン出力部（ca）とサイン出力部（sa）とを
    接続した周波数設定及び制御可能な第１のデジタルサイ
    ン波発生器と、 前記第２のデジタル乗算器の出力部が第１の90度移相器
    を介して第２の入力部に接続され、前記第１のデジタル
    乗算器の出力部が前記第１の90度移相器と同じ遅延量を
    有した第１のデジタル遅延素子を介して第１の入力部に
    接続された第１のデジタル加算器（a1）と、 前記第１のデジタル加算器の出力部が、第１のデジタル
    標準帯域フィルタ及びサンプリング周波数（Fc）の３分
    の１に副調和している動作するデジタルデシメイターを
    介して、第１の入力部に接続された第３のデジタル乗算
    器と、 前記第３のデジタル乗算器の出力部が接続されたデジタ
    ル信号整形帯域フィルタと、 前記デジタル信号整形帯域フィルタの出力部が接続さ
    れ、記録モード（Ｐ）時は信号パスし、再生モード
    （Ｒ）時は実動作となるくし形フィルタと、 前記くし形フィルタの出力部が接続され、サンプリング
    周波数（fc）によってクロック駆動される第１のデジタ
    ル補間器と、 前記第１のデジタル補間器の出力部が接続された第２の
    デジタル標準帯域フィルタと、 前記第２のジデタル標準帯域フィルタの出力部が第２の
    90度移相器と同じ遅延量を有した第２のデジタル遅延素
    子を介して第１の入力部に接続された第４のデジタル乗
    算器と、 前記第２のデジタル標準帯域フィルタの出力部が前記第
    ２の90度移相器を介して第１の入力部に接続された第５
    のデジタル乗算器と、 前記第４と第５のデジタル乗算器のそれぞれの第２の入
    力部にコサイン出力部（ca）とサイン出力部（sa）とを
    接続した周波数設定及び制御可能な第２のデジタルサイ
    ン波発生器と、 前記第４と第５のデジタル乗算器の出力部が接続された
    第２のデジタル加算器と、 前記第２のデジタル加算器の出力部が接続された第１の
    デジタルアナログ変換器と、 信号入力部が前記くし形フィルタの出力部に接続され、
    クロック入力部には同期パルス（ss）が供給され、制御
    信号出力部は前記第３のデジタル乗算器の第２の入力部
    に接続されたデジタル自動カラーコントロール回路とを
    具備し、 VHSシステムにおける記録モード（Ｒ）にあっては、前
    記第１のデジタルサイン波発生器の周波数設定入力部
    （fe）に、前記サンプリング周波数の４分の１と各テレ
    ビ方式に対応するクロミナンスサブキャリア周波数との
    差に等しい周波数の第１のデジタル信号（ds1）が供給
    され、再生モード（Ｐ）にあっては、前記サンプリング
    周波数の４分の１とNTSC方式処理時の水平周波数の40倍
    （PAL、SECAM方式処理時の水平周波数ではその40.125
    倍）の周波数の合計に等しい周波数の第２のデジタル信
    号（ds2）が供給され、 前記第１のデジタルサイン波発生器の位相制御入力部
    （fr）には、前記デジタル同期信号（ss）とデジタル水
    平発振器の出力信号を位相比較するデジタル位相制御回
    路からの位相制御信号が供給され、 前記第２のデジタルサイン波発生器の周波数設定入力部
    には、記録モード（Ｒ）では、前記第２のデジタル信号
    （ds2）が供給され、再生モード（Ｐ）では前記第１の
    デジタル信号（ds1）が供給されるように構成されてい
    ることを特徴とするビデオ処理回路。
  2. 【請求項２】前記デジタル輝度回路は、固定周波数のサ
    ンプリング信号（fc）が18〜20MHzであり好ましくは18M
    Hzであり、記録モード（Ｒ）のための第１の副チャンネ
    ル（ｒ）、再生モード（Ｒ）のための第２の副チャンネ
    ル（ｐ）を有し、 前記第１の副チャンネル（ｒ）は、 前記アナログデジタル変換器の出力部が接続され、上限
    カットオフ周波数が約3MHzで、出力をデジタル動機分離
    段に供給するデジタル低域フィルタと、 前記デジタル低域フィルタの出力部が、プリエンファシ
    ス及びリミッタ段を介して入力部に接続され、テレビジ
    ョン方式に応じてキャリア周波数を決定する第３のデジ
    タル信号（ds3）が供給され、周波数変調器として作用
    する電圧制御発振器と、 前記電圧制御発振器の出力部が、下限カットオフ周波数
    約1.5MHzの第１のデジタル高域フィルタを介して入力部
    に供給されるデジタルアナログ変換器とを有し、 再生モード（Ｐ）における前記第２の副チャンネル
    （ｐ）は、 前記デジタルアナログ変換器の出力部が下限カットオフ
    周波数約1.5MHzの第２のデジタル高域フィルタを介して
    入力部に接続され、出力が第２のデジタルアロナグ変換
    器に供給されるデジタル周波数検波器を有したことを特
    徴とする特許請求の範囲第１項記載のビデオ処理回路。
  3. 【請求項３】前記デジタル周波数検波器の出力を前記第
    ２のデジタルアナログ変換器に導く手段は、 前記デジタル周波数検波器の出力部が接続され、上限カ
    ットオフ周波数が約3MHzであってサンプリング周波数の
    ２分の１の周波数（fc/2）である周波数（f2）でクロッ
    ク駆動されるデシメイティングデジタル低域フィルタ
    と、 前記デシメイティングデジタル低域フィルタの出力が供
    給されるデジタル・ディエンファシス及びノイズ低減段
    と、 前記デジタル・ディエンファシス及びノイズ低減段の出
    力が第１の入力部に供給される第７の電子切換えスイッ
    チと、 前記第７の電子切換えスイッチの出力が第１の入力部に
    供給される第３のデジタル加算器と、 前記第３のデジタル加算器の出力が供給され、サンプリ
    ング信号（fc）でクロック駆動される第２のデジタル補
    間器と、 前記第２のデジタル高域フィルタの出力が供給され、ド
    ロップアウト検出時には制御信号により前記第７の電子
    切換えスイッチをその第２の入力部側に切換えるドロッ
    プアウト検出器と、 前記第７の電子切換えスイッチの出力が供給され、出力
    を前記第７の電子切換えスイッチの第２の入力部に供給
    する１ライン期間分の遅延器と、 前記遅延器の出力と前記第３のデジタル換算器の出力が
    供給され、出力を前記第３のデジタル加算器の第２の入
    力部に供給するノイズ低減用のデジタル相関器とを具備
    したことを特徴とする特許請求の範囲第２項記載のビデ
    オ処理回路。
  4. 【請求項４】前記デジタル周波数検波器は、 その入力部が、第３のデジタル90度移相器と同じ遅延量
    を持つ第３の遅延素子及び第１のデジタル絶対値段を介
    したのち、減算器の減数入力部（ｓ）と多重中間スイッ
    チの第１信号入力部に接続され、 前記第３の90度移相器は、前記デジタル周波数検波器の
    入力部と第２のデジタル絶対値段との間に設けられ、こ
    のデジタル絶対値段の出力部は前記減算器の被減数入力
    部（ｍ）及び前記多重中間スイッチの第２信号入力部に
    接続され、 前記多重中間スイッチのコントロール入力部は前記減算
    器の符号出力部（va）に接続され、この多重中間スイッ
    チの２つの信号出力部は、それぞれデジタル割算器の被
    除数入力部（dd）と除数入力部（dr）に接続され、この
    デジタル割算器の出力は、第１の半象限のアーク・タン
    ジェント値を保持したリードオンリーメモリのアドレス
    入力部に接続され、 前記第３の遅延素子及び第３の90度移相器の出力信号の
    最大ビットは、それぞれ第１のイクスクルーシブオア回
    路の第１、第２の入力部に供給され、この第１のイクス
    クルーシブオア回路の出力部は第２のイクスクルーシブ
    オア回路の第１の入力部に接続され、この第２のイクス
    クルーシブオア回路の第２の入力部は前記減算器の符号
    出力部（va）に接続され、 前記リードオンリーメモリの各出力は第１の多重インバ
    ータの各インバータによって導出されるも、各インバー
    タの入力部は多重スイッチの個々のスイッチの第１入力
    部に接続され、前記各スイッチの共通制御入力部は前記
    第２のイクスクルーシブオア回路の出力部に接続され、 前記多重スイッチの出力信号ビットの上位側は前記第２
    のイクスクルーシブオア回路の出力によって補足され、
    次の上位ビットが前記第１のイクスクルーシブオア回路
    の出力によって補足され、さらに次の最上位ビットが第
    ３の遅延素子からの符号ビットによって補足され、 前記多重スイッチの出力はデジタル差分器によって導出
    される用に構成されたことを特徴とする特許請求の範囲
    第２項又は第３項記載のビデオ処理回路。
  5. 【請求項５】前記デジタル色信号処理回路は、 SECAM方式に対応するための付加回路として、 前記第１のデジタル標準帯域フィルタが、記録モード
    （Ｒ）でベル形特性に、再生モード（Ｐ）で逆ベル形特
    性に切換えられる第１のデジタルフィルタに導入され、
    この出力がさらに付加デジタル周波数検波器に導入さ
    れ、 前記付加デジタル周波数検波器の出力がデジタル周波数
    変調器に導入され、このデジタル周波数変調器の周波数
    偏差は記録時と再生時とで第１、第２の値に切換可能で
    あり、またクロマ信号が存在するときのみ水平周波数パ
    ルス（ss）によって活性化され、 前記周波数変調器の出力が第２のデジタルフィルタに導
    入され、このフィルタの特性は再生時のベル形特性から
    記録時の逆ベル形特性に切換え可能であり、かつこのフ
    ィルタの出力部はSECAMモードの時に第８の電子切換え
    スイッチの第１の入出力路を介して前記第２のデジタル
    標準帯域フィルタの入力部に接続され、PAL/SECAMモー
    ドのときは前記第８の電子切換えスイッチの第２の入出
    力路が前記第１の補間器の出力部と前記第２のデジタル
    標準帯域フィルタとを接続するように構成されたことを
    特徴とする特許請求の範囲第１項記載のビデオ処理回
    路。
  6. 【請求項６】前記第１のデジタル標準帯域フィルタは、 前記サンプリング信号（fc）の周波数（Fc）に対する伝
    達特性が、 であり、 項（１＋Z-6）は、前記デシメイターの次段で、項（１
    ＋Z*-2）を設定する副回路によって与えられ、かつ前記
    デシメイターのサンプリング信号（f1）の周波数（F1）
    において有効である、 ことを特徴とする特許請求の範囲第１項又は第５項記載
    のビデオ処理回路。
  7. 【請求項７】前記信号整形帯域フィルタ（fb）は、 そのサンプリング信号（f1）の周波数（F1）に対する伝
    達特性が、 Ｈ（ｚ） ＝(1-Z-2)5・（0.375＋Z-2）・（１＋0.375Z-2）である
    ことを特徴とする特許請求の範囲第１項又は第５項記載
    のビデオ処理回路。
  8. 【請求項８】前記第１のデジタル補間器は、 サンプリング周波数（Fc）に対する伝達特性が （ただし、項（１−Z-2）は、デジタル乗算器（mx）で
    設定） であることを特徴とする特許請求の範囲第１項又は第５
    項記載のビデオ処理回路。
  9. 【請求項９】前記第１、第２のデジタルサイン波発生器
    は、 ｊビットのデジタルアキュームレータ（ak）に前記第１
    又は第２のデジタル信号（ds1、ds2）と前記サンプリン
    グ信号（fc）とが供給され、 （ｊ−２）番目より低位のビットのｑビット（ｑはアキ
    ュームレータの出力でｊ−２より小さいか又は等しい）
    が、第２の多重インバータ（vi2）の各インバータを通
    して第２の多重スイッチ（vu2）の各スイッチの第２の
    入力部に供給され、前記各インバータの各入力部が前記
    第２の多重スイッチの各スイッチの第１の入力部に接続
    され、前記各スイッチの共通制御入力部が前記アキュー
    ムレータの第（ｊ−１）番目のビットに接続され、 前記第２の多重スイッチ（uv2）の出力部は、第１象限
    のサイン値を格納した付加的リードオンリーメモリ（rm
    1）のアドレス入力部に接続され、この付加的リードオ
    ンリーメモリ（rm1）の出力部は前記第２又は第５のデ
    ジタル乗算器の第１入力部に接続され、 前記第２又は第５のデジタル乗算器（m2、m5）の出力部
    は、第３の多重インバータ（vi3）の各入力部に接続さ
    れ、この第３の多重インバータの各インバータは、その
    入力部が前記第３の多重スイッチの個々のスイッチの第
    １の入力部に接続され、また前記個々のスイッチの第２
    の入力部が上記各インバータの出力部に接続され、 前記個々のスイッチの共通コントロール入力部が、前記
    アキュームレータの第ｊ番目のビット出力部に接続さ
    れ、前記第３の多重スイッチの出力部は前記第１の90度
    移相器（h1）又は第２の加算器（a2）の入力部に接続さ
    れて構成されたことを特徴とする特許請求の範囲第１項
    又は第５項に記載のビデオ処理回路。
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