JPH0683488A - リセット制御回路 - Google Patents
リセット制御回路Info
- Publication number
- JPH0683488A JPH0683488A JP4237514A JP23751492A JPH0683488A JP H0683488 A JPH0683488 A JP H0683488A JP 4237514 A JP4237514 A JP 4237514A JP 23751492 A JP23751492 A JP 23751492A JP H0683488 A JPH0683488 A JP H0683488A
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- Japan
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- reset
- signal
- ram
- reset signal
- external
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Abstract
(57)【要約】
【目的】本発明は外部より１本の信号線によりリセット
指示を与えられる装置のＲＡＭの記憶内容を保護するリ
セット制御回路に関し、パワーオンリセットとマニュア
ルリセットを区別することにより、マニュアルリセット
時にＲＡＭ内データが破壊されないようにしたリセット
制御回路を実現することを目的とする。 【構成】電源投入時に‘０’にリセットされ、外部リセ
ット信号１の最初の終了時点に‘１’にセットされるリ
セット切替えフラグ10と、リセット切替えフラグ10が
‘０’であるうちは外部リセット信号１を通過させ、リ
セット切替えフラグ10が‘１’であるときは外部リセッ
ト信号１からＲＡＭのアクセスを避けたリセット信号を
作るように構成した回路４の出力信号を通過させるマル
チプレクサ13とを備え、マルチプレクサ13の出力を内部
リセット信号２とするように構成する。
指示を与えられる装置のＲＡＭの記憶内容を保護するリ
セット制御回路に関し、パワーオンリセットとマニュア
ルリセットを区別することにより、マニュアルリセット
時にＲＡＭ内データが破壊されないようにしたリセット
制御回路を実現することを目的とする。 【構成】電源投入時に‘０’にリセットされ、外部リセ
ット信号１の最初の終了時点に‘１’にセットされるリ
セット切替えフラグ10と、リセット切替えフラグ10が
‘０’であるうちは外部リセット信号１を通過させ、リ
セット切替えフラグ10が‘１’であるときは外部リセッ
ト信号１からＲＡＭのアクセスを避けたリセット信号を
作るように構成した回路４の出力信号を通過させるマル
チプレクサ13とを備え、マルチプレクサ13の出力を内部
リセット信号２とするように構成する。
Description
【０００１】
【産業上の利用分野】本発明は外部より１本の信号線に
よりリセット指示を与えられる装置のＲＡＭ（Random A
ccess Memory) の記憶内容を保護するリセット制御回路
に関する。
よりリセット指示を与えられる装置のＲＡＭ（Random A
ccess Memory) の記憶内容を保護するリセット制御回路
に関する。
【０００２】
【従来の技術】プロセサおよびＲＡＭを中心に構成され
る装置において必要なリセット処理を区分すると、電源
投入時に自動的に行われるパワーオンリセットと、オペ
レータにより任意に指定されるマニュアルリセットに分
けられる。
る装置において必要なリセット処理を区分すると、電源
投入時に自動的に行われるパワーオンリセットと、オペ
レータにより任意に指定されるマニュアルリセットに分
けられる。
【０００３】プロセサがＲＡＭにアクセスしているとき
にマニュアルリセットが指定されると、ＲＡＭへのアク
セス制御信号が途中で切られて乱れ、そのときアクセス
していたＲＡＭの記憶内容が破壊される恐れがある。
にマニュアルリセットが指定されると、ＲＡＭへのアク
セス制御信号が途中で切られて乱れ、そのときアクセス
していたＲＡＭの記憶内容が破壊される恐れがある。
【０００４】従来の通常の情報処理装置では、リセット
によってＲＡＭ内容が破壊されても、ディスク装置等か
ら再ロードすればよく、とくに問題にはならなかった。
従ってパワーオンリセットとマニュアルリセットを区別
する必要はなかった。
によってＲＡＭ内容が破壊されても、ディスク装置等か
ら再ロードすればよく、とくに問題にはならなかった。
従ってパワーオンリセットとマニュアルリセットを区別
する必要はなかった。
【０００５】パワーオンリセットは当然に無条件で実行
されなければならないが、特別な用途のため、マニュア
ルリセットによりＲＡＭの記憶内容が破壊されては困る
場合には、ＲＡＭアクセス中であった場合はそれが終了
するまで待つなどＲＡＭアクセスを避けてリセットすれ
ばよい。この場合、パワーオンリセットとマニュアルリ
セットを区別する必要があるので２つの信号線で指示す
るようにしていた。
されなければならないが、特別な用途のため、マニュア
ルリセットによりＲＡＭの記憶内容が破壊されては困る
場合には、ＲＡＭアクセス中であった場合はそれが終了
するまで待つなどＲＡＭアクセスを避けてリセットすれ
ばよい。この場合、パワーオンリセットとマニュアルリ
セットを区別する必要があるので２つの信号線で指示す
るようにしていた。
【０００６】
【発明が解決しようとする課題】しかし、大型計算機シ
ステムにおける構成要素となっている装置のリセットに
おいては、信号線の数はできるだけ少なくし、かつ上記
のリセット区分が必要な場合がある。
ステムにおける構成要素となっている装置のリセットに
おいては、信号線の数はできるだけ少なくし、かつ上記
のリセット区分が必要な場合がある。
【０００７】例えば、ＳＰＣ（System Power Control)
から複数のＣＰＵ、ＳＶＰ(ServiceProcessor) 等へリ
セット信号を伝える場合にはリセット信号線は１本であ
るほうが望ましい。またＳＶＰはシステムのエラー情報
を含めて稼働状況をログしており、システムの暴走等の
原因によりマニュアルリセットが掛けられても、ＳＶＰ
内のＲＡＭにログされたデータは破壊されないようにし
なければならない。
から複数のＣＰＵ、ＳＶＰ(ServiceProcessor) 等へリ
セット信号を伝える場合にはリセット信号線は１本であ
るほうが望ましい。またＳＶＰはシステムのエラー情報
を含めて稼働状況をログしており、システムの暴走等の
原因によりマニュアルリセットが掛けられても、ＳＶＰ
内のＲＡＭにログされたデータは破壊されないようにし
なければならない。
【０００８】本発明は１本の信号線で伝えられるパワー
オンリセットとマニュアルリセットを区別することによ
り、マニュアルリセット時にＲＡＭ内データが破壊され
ないようにしたリセット制御回路を実現することを目的
としている。
オンリセットとマニュアルリセットを区別することによ
り、マニュアルリセット時にＲＡＭ内データが破壊され
ないようにしたリセット制御回路を実現することを目的
としている。
【０００９】
【課題を解決するための手段】図１は本発明の実施例の
回路図である。図において１は外部より入力される外部
リセット信号（負信号）、２は装置内の回路に供給する
内部リセット信号、３はＲＡＭアクセス中を示す信号で
ある。
回路図である。図において１は外部より入力される外部
リセット信号（負信号）、２は装置内の回路に供給する
内部リセット信号、３はＲＡＭアクセス中を示す信号で
ある。
【００１０】電源投入時に‘０’にリセットされ、外部
リセット信号１の最初の終了時点に‘１’にセットされ
るリセット切替えフラグ10と、リセット切替えフラグ10
が‘０’であるうちは外部リセット信号１を通過させ、
リセット切替えフラグ10が‘１’であるときは、外部リ
セット信号１からＲＡＭのアクセスを避けたリセット信
号を作るように構成した回路４の出力信号を通過させる
マルチプレクサ13とを備える。
リセット信号１の最初の終了時点に‘１’にセットされ
るリセット切替えフラグ10と、リセット切替えフラグ10
が‘０’であるうちは外部リセット信号１を通過させ、
リセット切替えフラグ10が‘１’であるときは、外部リ
セット信号１からＲＡＭのアクセスを避けたリセット信
号を作るように構成した回路４の出力信号を通過させる
マルチプレクサ13とを備える。
【００１１】装置内のＲＡＭがＤＲＡＭであるときは、
外部リセット信号１が入力されたとき、ＲＡＭアクセス
の終了時点まで待つことによりＲＡＭのアクセスを避け
たリセット信号を作る回路とする。
外部リセット信号１が入力されたとき、ＲＡＭアクセス
の終了時点まで待つことによりＲＡＭのアクセスを避け
たリセット信号を作る回路とする。
【００１２】
【作用】リセット切替えフラグ10により、外部リセット
信号１により伝えられるリセット信号のうち、電源投入
後最初のものはパワーオンリセットとしてそのまま内部
リセット信号とするように区別することができる。
信号１により伝えられるリセット信号のうち、電源投入
後最初のものはパワーオンリセットとしてそのまま内部
リセット信号とするように区別することができる。
【００１３】最初のリセット信号が終了した後のリセッ
ト信号はマニュアルリセットとしてＲＡＭのアクセスを
避けるタイミングで内部リセット信号とする。このよう
に構成することにより、１本の信号線で伝えられる、無
条件で作用すべきパワーオンリセットと、ＲＡＭアクセ
スを避けるべきマニュアルリセットとを区別して処理す
ることができる。
ト信号はマニュアルリセットとしてＲＡＭのアクセスを
避けるタイミングで内部リセット信号とする。このよう
に構成することにより、１本の信号線で伝えられる、無
条件で作用すべきパワーオンリセットと、ＲＡＭアクセ
スを避けるべきマニュアルリセットとを区別して処理す
ることができる。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は本発明の実施例の回路図である。図におい
て１は外部より入力される外部リセット信号（負信
号）、２は装置内の回路に供給する内部リセット信号、
３はＲＡＭアクセス中を示すＲＡＭアクセス信号であ
る。
する。図１は本発明の実施例の回路図である。図におい
て１は外部より入力される外部リセット信号（負信
号）、２は装置内の回路に供給する内部リセット信号、
３はＲＡＭアクセス中を示すＲＡＭアクセス信号であ
る。
【００１５】また、10はD-FFよりなるリセット切替フラ
グ、20は電源電圧検出器（電源電圧監視ＩＣ）、30はD-
FFでありＲＡＭアクセス中を示す信号３を一旦保持し、
31のNOTゲートと41の ANDゲートと共にＲＡＭアクセス
の終了信号を作り出すためのもの、40はJK-FF でありＲ
ＡＭアクセスを避けたリセット信号すなわちマニュアル
リセット信号を発生するものである。13はマルチプレク
サであり、パワーオン時の外部リセット信号１とマニュ
アルリセット信号40とを合成して内部リセット信号２と
するものである。50はノイズ除去のためのD-FFである。
グ、20は電源電圧検出器（電源電圧監視ＩＣ）、30はD-
FFでありＲＡＭアクセス中を示す信号３を一旦保持し、
31のNOTゲートと41の ANDゲートと共にＲＡＭアクセス
の終了信号を作り出すためのもの、40はJK-FF でありＲ
ＡＭアクセスを避けたリセット信号すなわちマニュアル
リセット信号を発生するものである。13はマルチプレク
サであり、パワーオン時の外部リセット信号１とマニュ
アルリセット信号40とを合成して内部リセット信号２と
するものである。50はノイズ除去のためのD-FFである。
【００１６】図２は実施例のタイムチャートである。電
源が投入されると、装置の電源波形＋Ｖは徐々に上昇し
一定の値で安定する。電源電圧検出器20の出力は、電源
電圧が低い間(T1 まで) はノイズがあるが‘Ｌ’レベル
を維持し、＋Ｖが安定して(T2)から指定時間（本実施例
では約10μs ）後(T3)に‘Ｈ’レベルになる。時間は量
21によって指定できる。
源が投入されると、装置の電源波形＋Ｖは徐々に上昇し
一定の値で安定する。電源電圧検出器20の出力は、電源
電圧が低い間(T1 まで) はノイズがあるが‘Ｌ’レベル
を維持し、＋Ｖが安定して(T2)から指定時間（本実施例
では約10μs ）後(T3)に‘Ｈ’レベルになる。時間は量
21によって指定できる。
【００１７】リセット切替えフラグ10は、電源電圧検出
器20の出力をリセット端子に入力されており、電源投入
後の出力は‘０’になっている。外部リセット信号１は
システムの電源投入時は‘Ｌ’レベル（負信号であるの
で‘１’）であり、パワーオンリセットを示す。リセッ
ト切替えフラグ10の出力は‘０’であるのでマルチプレ
クサ13は本信号を通過させ、内部リセット信号として装
置内の回路へ伝える。
器20の出力をリセット端子に入力されており、電源投入
後の出力は‘０’になっている。外部リセット信号１は
システムの電源投入時は‘Ｌ’レベル（負信号であるの
で‘１’）であり、パワーオンリセットを示す。リセッ
ト切替えフラグ10の出力は‘０’であるのでマルチプレ
クサ13は本信号を通過させ、内部リセット信号として装
置内の回路へ伝える。
【００１８】このパワーオンリセットが終了した時点
（T4) においてリセット切替えフラグ10は‘１’にセッ
トされる。この後に外部リセット信号が‘Ｌ’レベルに
なるのはマニュアルリセットを意味する。従って、ＲＡ
Ｍの記憶内容を破壊しないように、ＲＡＭのアクセスを
避けるようにタイミングを制御してリセットする必要が
ある。このためには、外部リセット信号を直接使わない
で、ＲＡＭアクセス信号とを同期させる等の手段が用い
られる。
（T4) においてリセット切替えフラグ10は‘１’にセッ
トされる。この後に外部リセット信号が‘Ｌ’レベルに
なるのはマニュアルリセットを意味する。従って、ＲＡ
Ｍの記憶内容を破壊しないように、ＲＡＭのアクセスを
避けるようにタイミングを制御してリセットする必要が
ある。このためには、外部リセット信号を直接使わない
で、ＲＡＭアクセス信号とを同期させる等の手段が用い
られる。
【００１９】本実施例ではＲＡＭとしてＤＲＡＭを用い
ているので一定周期でリフレッシュのためのアクセスが
あることを利用して次のようにする。外部リセット信号
１によりマニュアルリセットが示されて（T5) から、Ｒ
ＡＭアクセス信号３の終了時点（T6) を検出し、それ以
後をリセット信号とする。４の枠内に示されるのが外部
リセット信号１からＲＡＭのアクセスを避けたリセット
信号を作るように構成した回路である。
ているので一定周期でリフレッシュのためのアクセスが
あることを利用して次のようにする。外部リセット信号
１によりマニュアルリセットが示されて（T5) から、Ｒ
ＡＭアクセス信号３の終了時点（T6) を検出し、それ以
後をリセット信号とする。４の枠内に示されるのが外部
リセット信号１からＲＡＭのアクセスを避けたリセット
信号を作るように構成した回路である。
【００２０】D-FF30,NOTゲート31,ANDゲート41,42,JK-F
F40 により構成され、JK-FF40 の出力がマニュアルリセ
ット信号である。こうして作った信号をマルチプレクサ
13により内部リセット信号として装置内の回路へ伝え
る。
F40 により構成され、JK-FF40 の出力がマニュアルリセ
ット信号である。こうして作った信号をマルチプレクサ
13により内部リセット信号として装置内の回路へ伝え
る。
【００２１】なお、装置内の回路をリセットするのに必
要な最低時間（本実施例では２μs) 保証するために、
外部リセット信号１は装置内の回路をリセットするのに
必な最低時間とＤＲＡＭのリフレッシュ周期（本実施例
では16μs ）との合計時間本実施例では18μs ）以上の
時間を保証しなければならない。もちろん回路的に装置
内の回路のリセットに必要な最低時間を保証するように
構成してもよい。
要な最低時間（本実施例では２μs) 保証するために、
外部リセット信号１は装置内の回路をリセットするのに
必な最低時間とＤＲＡＭのリフレッシュ周期（本実施例
では16μs ）との合計時間本実施例では18μs ）以上の
時間を保証しなければならない。もちろん回路的に装置
内の回路のリセットに必要な最低時間を保証するように
構成してもよい。
【００２２】
【発明の効果】以上、説明したように、本発明によれば
１本の外部リセット信号線でパワーオンリセットとマニ
ュアルリセットを伝えることができ、マニュアルリセッ
トでは装置内部のＲＡＭの記憶内容を破壊しないシステ
ムを実現することができる。
１本の外部リセット信号線でパワーオンリセットとマニ
ュアルリセットを伝えることができ、マニュアルリセッ
トでは装置内部のＲＡＭの記憶内容を破壊しないシステ
ムを実現することができる。
【図１】本発明の実施例の回路図である。
【図２】本発明の実施例のタイムチャートである。
１ 外部リセット信号 ２ 内部リセット信号 ３ ＲＡＭアクセス信号 10 リセット切替えフラグ(D-FF) 11 NOTゲート,12 NANDゲート 13 マルチプレクサ 20 電源電圧検出器 21 時間設定用容量 ４ ＲＡＭのアクセスを避けたリセット信号を作るよう
に構成した回路 30,50 D-FF、40 JK-FF、31 NOTゲート、41,42 AND ゲー
ト
に構成した回路 30,50 D-FF、40 JK-FF、31 NOTゲート、41,42 AND ゲー
ト
Claims (2)
- 【請求項１】 プロセサとＲＡＭを中心に構成され、１
本のリセット入力端子から外部リセット信号（１）を受
け取る情報処理装置において、 電源投入時に‘０’にリセットされ、外部リセット信号
（１）の最初の終了時点に‘１’にセットされるリセッ
ト切替えフラグ（10）と、 リセット切替えフラグ（10）が‘０’であるうちは外部
リセット信号（１）を通過させ、リセット切替えフラグ
（10）が‘１’であるときは外部リセット信号（１）か
らＲＡＭのアクセスを避けたリセット信号を作るように
構成した回路（４）の出力信号を通過させるマルチプレ
クサ（13）とを備え、 マルチプレクサ（13）の出力を内部リセット信号（２）
とすることを特徴とするリセット制御回路。 - 【請求項２】 装置内のＲＡＭがＤＲＡＭであり、 外部リセット信号（１）が入力されたとき、ＲＡＭアク
セスの終了時点まで待つことによりＲＡＭのアクセスを
避けたリセット信号を作ることを特徴とする請求項１の
リセット制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237514A JPH0683488A (ja) | 1992-09-07 | 1992-09-07 | リセット制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237514A JPH0683488A (ja) | 1992-09-07 | 1992-09-07 | リセット制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0683488A true JPH0683488A (ja) | 1994-03-25 |
Family
ID=17016456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4237514A Withdrawn JPH0683488A (ja) | 1992-09-07 | 1992-09-07 | リセット制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683488A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3629469A1 (de) * | 1986-08-29 | 1988-03-03 | Agfa Gevaert Ag | Verfahren zur einstellung der farbsaettigung bei der elektronischen bildverarbeitung |
| US4812903A (en) * | 1986-08-29 | 1989-03-14 | Agfa-Gevaert Aktiengesellschaft | Method of electronically improving the sharpness and contrast of a colored image for copying |
| US4831434A (en) * | 1986-08-29 | 1989-05-16 | Agfa Gevaert Aktiengesellschaft | Method of correcting color saturation in electronic image processing |
| EP3051381A3 (en) * | 2015-01-11 | 2016-11-02 | Storeone Ltd. | Method of controlling volatile memory and system thereof |
-
1992
- 1992-09-07 JP JP4237514A patent/JPH0683488A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3629469A1 (de) * | 1986-08-29 | 1988-03-03 | Agfa Gevaert Ag | Verfahren zur einstellung der farbsaettigung bei der elektronischen bildverarbeitung |
| US4812902A (en) * | 1986-08-29 | 1989-03-14 | Agfa-Gevaert Aktiengesellschaft | Method and apparatus for adjusting color saturation in electronic image processing |
| US4812903A (en) * | 1986-08-29 | 1989-03-14 | Agfa-Gevaert Aktiengesellschaft | Method of electronically improving the sharpness and contrast of a colored image for copying |
| US4831434A (en) * | 1986-08-29 | 1989-05-16 | Agfa Gevaert Aktiengesellschaft | Method of correcting color saturation in electronic image processing |
| EP3051381A3 (en) * | 2015-01-11 | 2016-11-02 | Storeone Ltd. | Method of controlling volatile memory and system thereof |
| US9563381B2 (en) | 2015-01-11 | 2017-02-07 | Storone Ltd. | Method of controlling volatile memory and system thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |