JPS59165171A - マルチプロセツサシステムにおける個別リセツト方式 - Google Patents
マルチプロセツサシステムにおける個別リセツト方式Info
- Publication number
- JPS59165171A JPS59165171A JP3925283A JP3925283A JPS59165171A JP S59165171 A JPS59165171 A JP S59165171A JP 3925283 A JP3925283 A JP 3925283A JP 3925283 A JP3925283 A JP 3925283A JP S59165171 A JPS59165171 A JP S59165171A
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- JP
- Japan
- Prior art keywords
- processor
- reset
- child
- parent
- processors
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の対象〕
本発明は、マルチプロセッサシステムにおけるリセット
方式に係り、特に複数の子プロセッサに対する個別リセ
ットを少量のリードヮエアで実現せんとするものである
。
方式に係り、特に複数の子プロセッサに対する個別リセ
ットを少量のリードヮエアで実現せんとするものである
。
第１図はマルチ・プロセッサシステムにどける個別リセ
ットの従来の方式を示す。図において、１は親プロセツ
サ、２．″３は子プロでツサであり、１４はアレセス用
のアドレス線、Ｄはデコーダ、１２は個別リセット用の
信号線を示す。この方式では親プロセツサ１から出され
たリセットＩＭ方は、デコーダＤにより識別され、アド
レスに対応ｆ６個別のリセット用信号工２が虫取さ眉、
て子１０セッサがリセットされる。この方式においては
、親プロセツサ１と竹子プロセッサ２，３との間のイン
タフェースが増加し、ざらに、前もって全プロセッサの
構成を考慮した上で、デコーダＤの種類・３決めなけれ
ばならないという間瓶がある。
ットの従来の方式を示す。図において、１は親プロセツ
サ、２．″３は子プロでツサであり、１４はアレセス用
のアドレス線、Ｄはデコーダ、１２は個別リセット用の
信号線を示す。この方式では親プロセツサ１から出され
たリセットＩＭ方は、デコーダＤにより識別され、アド
レスに対応ｆ６個別のリセット用信号工２が虫取さ眉、
て子１０セッサがリセットされる。この方式においては
、親プロセツサ１と竹子プロセッサ２，３との間のイン
タフェースが増加し、ざらに、前もって全プロセッサの
構成を考慮した上で、デコーダＤの種類・３決めなけれ
ばならないという間瓶がある。
本発明の目的は、マルチプロセッサシステムにおける従
来の間趙点を解決し、少量のハードウェアで子プロセッ
サ゛を個別にリセットできるようにしたシステム構成を
提供することにある。
来の間趙点を解決し、少量のハードウェアで子プロセッ
サ゛を個別にリセットできるようにしたシステム構成を
提供することにある。
〔発明の概要〕 −
上記目的を達成するため、本発明では各子プロセッサに
リセット制御回路を設け、親プロセツサから出力された
リセットａ号が自らに対するものか否かを各子プロセッ
サが判断することにより、複数個の子プロセッサの中の
任意のプロセッサに対して個別リセットを行なえるよう
にしたことを特徴とする。
リセット制御回路を設け、親プロセツサから出力された
リセットａ号が自らに対するものか否かを各子プロセッ
サが判断することにより、複数個の子プロセッサの中の
任意のプロセッサに対して個別リセットを行なえるよう
にしたことを特徴とする。
第２図は本発明の一実施例を示すブロック図であり、図
において、１は装置全体を制御する親プロセツサ、２．
３は例えば回旭対応の処理を行なう子プロセッサ、１１
は親１０セッサｊが子プロセッサ２．３に対してアクセ
スを行なう場合のアクセス線を含むコントロール線、１
４はアドレス線、１５はデータ線、１３は親プロセツサ
１が子プロセッサ２．３そり、セラ・トするためのゼネ
ラルリセット信、力線、１２は前記各子プロセッサを個
別ζこリセットするための個別リセット信号線である。
において、１は装置全体を制御する親プロセツサ、２．
３は例えば回旭対応の処理を行なう子プロセッサ、１１
は親１０セッサｊが子プロセッサ２．３に対してアクセ
スを行なう場合のアクセス線を含むコントロール線、１
４はアドレス線、１５はデータ線、１３は親プロセツサ
１が子プロセッサ２．３そり、セラ・トするためのゼネ
ラルリセット信、力線、１２は前記各子プロセッサを個
別ζこリセットするための個別リセット信号線である。
また、２２ 、３２は子プロセツサ内に置かれた共有メ
モリ、２１．３１は親プロセツサ１カ）らのアクセスか
子プロセッサ２，３からのアクセス７）＞全判別し、親
プロセツサ１からのアクセスの場合は、自らに対するア
クセスか否かを識別する゛ｒアクセスｉｌｌ １ｉ１１
回路、２４゜３４は子１０セッサからのアクセス線、２
５．３５はデータ線、’ ２６ 、３６は゛コントロー
ル線、２８ 、３８はアクセス制御回路２１ 、３１に
おける親プロセツサからのアクセスの識別結果を示すア
クセス識別徊力線であり、２３．３３は各リセット信号
線１２．１３と、前記アクセス識別信号、＠２８，３８
とにより、子プロセッサに対するリセット線２７ 、３
７とアクマス制御回路２１ 、３１に対するリセツ゛ト
線２９ 、３９を制御するため゛のリセット制御回路で
ある。
モリ、２１．３１は親プロセツサ１カ）らのアクセスか
子プロセッサ２，３からのアクセス７）＞全判別し、親
プロセツサ１からのアクセスの場合は、自らに対するア
クセスか否かを識別する゛ｒアクセスｉｌｌ １ｉ１１
回路、２４゜３４は子１０セッサからのアクセス線、２
５．３５はデータ線、’ ２６ 、３６は゛コントロー
ル線、２８ 、３８はアクセス制御回路２１ 、３１に
おける親プロセツサからのアクセスの識別結果を示すア
クセス識別徊力線であり、２３．３３は各リセット信号
線１２．１３と、前記アクセス識別信号、＠２８，３８
とにより、子プロセッサに対するリセット線２７ 、３
７とアクマス制御回路２１ 、３１に対するリセツ゛ト
線２９ 、３９を制御するため゛のリセット制御回路で
ある。
通常、竹子プロセッサ２，３は、共有メモリ２２“；・
３２を親プロセツサ１と互いにアクセスしながら動作・
している。ここで、初期状態等に２いて、族プロ・セッ
サが全ての子プロセッサ耶よび全てのアクセス制御回路
に対し°Ｃリセットを行なう場合には、ゼネラルリセッ
トＭ号［１３を使用する。
３２を親プロセツサ１と互いにアクセスしながら動作・
している。ここで、初期状態等に２いて、族プロ・セッ
サが全ての子プロセッサ耶よび全てのアクセス制御回路
に対し°Ｃリセットを行なう場合には、ゼネラルリセッ
トＭ号［１３を使用する。
これに対して、通常動作中に、例えば子プロセッサ２に
おいて何らかの障害が発生した場合、アクセス制御回路
２１および共有メモリ２２の状態はそのままにして８い
て、ローカルプロセッサ２のみをリセットし、再度動作
させる必要性が生ずる。
おいて何らかの障害が発生した場合、アクセス制御回路
２１および共有メモリ２２の状態はそのままにして８い
て、ローカルプロセッサ２のみをリセットし、再度動作
させる必要性が生ずる。
この場合、本発明では個別リセツｌ−信号＃１２を使用
し、同時に共有メモリ２２に対してアクセスを行なつこ
とによりアクセス識別信号２６ヲオン状態とする。これ
により、リセット制御回路２３は、ローカルプロセッサ
２に対してのみリセットをかける戸動作する。
し、同時に共有メモリ２２に対してアクセスを行なつこ
とによりアクセス識別信号２６ヲオン状態とする。これ
により、リセット制御回路２３は、ローカルプロセッサ
２に対してのみリセットをかける戸動作する。
この場合、ゼネラルリセット信号１３ではなく、才た、
共Ｍメモリ３２に対するアクセスでもないために、アク
セス制御回路２１．３１およびローカルプロセッサ３は
何ら影響を受けない。
共Ｍメモリ３２に対するアクセスでもないために、アク
セス制御回路２１．３１およびローカルプロセッサ３は
何ら影響を受けない。
つまり、親プロセツサは、通常動作中でも、複数個の子
プロセッサの甲の１つに対して、他の子プロセッサに影
響を与えることなしに個別にリセットをかけることが可
能となる。
プロセッサの甲の１つに対して、他の子プロセッサに影
響を与えることなしに個別にリセットをかけることが可
能となる。
以上の説明から明らかなように、本発明によれば、１つ
の親プロセツサと複数個の子プロセッサからなるマルチ
プロセッサ方式・の制御装置において、任意の子ブ′ロ
セツサに対して仙の子プロセッサに影＃を与えることな
しに１固別にリセットをかけることができる。また、親
プロセツサと子プロセッサとの間のインタフェース化・
弓としては、個別リセット用の信号のみを追加すれはよ
く、インタフェース部のハードウーアが少くて済む・と
いう利点がある。
の親プロセツサと複数個の子プロセッサからなるマルチ
プロセッサ方式・の制御装置において、任意の子ブ′ロ
セツサに対して仙の子プロセッサに影＃を与えることな
しに１固別にリセットをかけることができる。また、親
プロセツサと子プロセッサとの間のインタフェース化・
弓としては、個別リセット用の信号のみを追加すれはよ
く、インタフェース部のハードウーアが少くて済む・と
いう利点がある。
第１図は従来の個別リセット力式を示す図、第２図は本
発明を通用した個別リセット方式を示す図である。 １・・・親プロセツサ ２，３・・・子プロセッサ
２１．３１・・・アクセス制御回路 ２２．３２・・・共有メモリ ２３．３３・・・１ハセツＩ−１ｔｌＪ御回路Ｄ・・・
デコーダ 第 １困 −４４ −
発明を通用した個別リセット方式を示す図である。 １・・・親プロセツサ ２，３・・・子プロセッサ
２１．３１・・・アクセス制御回路 ２２．３２・・・共有メモリ ２３．３３・・・１ハセツＩ−１ｔｌＪ御回路Ｄ・・・
デコーダ 第 １困 −４４ −
Claims (1)
- １つの親プロセツサと複数個の子プロセッサから５ｈ５
ｉ、され、上記親プロセツサ゛が各子プロセッサとメモ
リを共有しで動作するマルチプロセッサシステムにおい
て、上記各子プロセッサに上記親プロセツサからの上記
共有メモＩＪ ｊこ対するアクセスの識別信号および各
子プロセッサに対するリセット信号を制御するリセット
制御回路を設けることにより、親プロセツサが複数個の
子１０セツザ甲の任意のひとつに対してリセットを行な
えるようにしたことを％徴とするマルチプロセッサシス
テムにおける個別リセット方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3925283A JPS59165171A (ja) | 1983-03-11 | 1983-03-11 | マルチプロセツサシステムにおける個別リセツト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3925283A JPS59165171A (ja) | 1983-03-11 | 1983-03-11 | マルチプロセツサシステムにおける個別リセツト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59165171A true JPS59165171A (ja) | 1984-09-18 |
Family
ID=12547942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3925283A Pending JPS59165171A (ja) | 1983-03-11 | 1983-03-11 | マルチプロセツサシステムにおける個別リセツト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59165171A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62179116A (ja) * | 1986-02-03 | 1987-08-06 | Canon Inc | 半導体製造装置 |
| JPH03179538A (ja) * | 1989-12-08 | 1991-08-05 | Hitachi Ltd | データ処理システム |
| US11360529B2 (en) * | 2017-03-01 | 2022-06-14 | Renesas Electronics Corporation | Signal processing system, signal processing circuit, and reset control method |
-
1983
- 1983-03-11 JP JP3925283A patent/JPS59165171A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62179116A (ja) * | 1986-02-03 | 1987-08-06 | Canon Inc | 半導体製造装置 |
| JPH03179538A (ja) * | 1989-12-08 | 1991-08-05 | Hitachi Ltd | データ処理システム |
| US11360529B2 (en) * | 2017-03-01 | 2022-06-14 | Renesas Electronics Corporation | Signal processing system, signal processing circuit, and reset control method |
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