JPH0683636A - 浮動小数点演算装置 - Google Patents
浮動小数点演算装置Info
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- JPH0683636A JPH0683636A JP4234488A JP23448892A JPH0683636A JP H0683636 A JPH0683636 A JP H0683636A JP 4234488 A JP4234488 A JP 4234488A JP 23448892 A JP23448892 A JP 23448892A JP H0683636 A JPH0683636 A JP H0683636A
- Authority
- JP
- Japan
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- floating point
- flag
- fpu
- floating
- unit
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Abstract
(57)【要約】
【目的】 浮動小数点演算装置に関し，ＦＰＵ制御方式
とソフトエミュレート方式を混在させ，ＦＰＵが故障し
た場合やＦＰＵの診断を行う場合に自動的にソフトエミ
ュレート方式に切り替えることのできるようにすること
を目的とする。 【構成】 ハードウェアとマイクロプログラムによる浮
動小数点処理装置２と，浮動小数点処理装置２と同じ機
能を有するソフトウァアにより構成されたソフトエミュ
レータ３と，浮動小数点演算を浮動小数点処理装置２で
行うか，あるいはソフトエミュレータ３で行うかを定め
るフラグを保持するフラグ保持部５と，フラグ保持部５
のフラグを認識するフラグ認識処理部６とを備え，フラ
グの有無に応じて，浮動小数点処理装置２もしくはソフ
トエミュレータ３により浮動小数点処理を行う構成を持
つ。
とソフトエミュレート方式を混在させ，ＦＰＵが故障し
た場合やＦＰＵの診断を行う場合に自動的にソフトエミ
ュレート方式に切り替えることのできるようにすること
を目的とする。 【構成】 ハードウェアとマイクロプログラムによる浮
動小数点処理装置２と，浮動小数点処理装置２と同じ機
能を有するソフトウァアにより構成されたソフトエミュ
レータ３と，浮動小数点演算を浮動小数点処理装置２で
行うか，あるいはソフトエミュレータ３で行うかを定め
るフラグを保持するフラグ保持部５と，フラグ保持部５
のフラグを認識するフラグ認識処理部６とを備え，フラ
グの有無に応じて，浮動小数点処理装置２もしくはソフ
トエミュレータ３により浮動小数点処理を行う構成を持
つ。
Description
【０００１】
【産業上の利用分野】本発明は，浮動小数点演算装置に
関する。浮動小数点演算をハードウェアで行う場合に
は，浮動小数点演算装置（浮動小数点演算を制御するＦ
ＰＵ制御プログラム（マイクロプログラム）と浮動小数
点データを格納するレジスタにより構成される）を通常
の演算装置（ＣＰＵ，ＣＰＵ制御プログラム（マイクロ
プログラム）と汎用レジスタにより構成される）に付加
することにより行っていた。
関する。浮動小数点演算をハードウェアで行う場合に
は，浮動小数点演算装置（浮動小数点演算を制御するＦ
ＰＵ制御プログラム（マイクロプログラム）と浮動小数
点データを格納するレジスタにより構成される）を通常
の演算装置（ＣＰＵ，ＣＰＵ制御プログラム（マイクロ
プログラム）と汎用レジスタにより構成される）に付加
することにより行っていた。
【０００２】また，ソフトウェアにより浮動小数点演算
装置（以後，ＦＰＵと称する）と同等の機能を持たせた
ソフトエミュレータにより通常の演算装置を用いて浮動
小数点演算を行う方法がある。
装置（以後，ＦＰＵと称する）と同等の機能を持たせた
ソフトエミュレータにより通常の演算装置を用いて浮動
小数点演算を行う方法がある。
【０００３】
【従来の技術】図８は従来の技術を示す。(a)はＦＰＵ
制御のみにより構成される装置構成を示す。
制御のみにより構成される装置構成を示す。
【０００４】図において，１００はＣＰＵ０，１０１は
ＣＰＵ１，１０２は主記憶装置，１０３はＦＰＵ０であ
って，浮動小数点演算制御装置である。１１０はＣＰＵ
制御プログラムであって，演算処理を行うものである。
１１１は汎用レジスタであって，ＣＰＵ０の演算処理デ
ータを格納するものである。１１２は命令列であって，
ＣＰＵ０（１００），ＣＰＵ１（１０１）の命令を処理
の順番に格納するものである。１１２’はＯＳの領域で
ある。１１３はデータ領域であって，演算データを格納
するものである。１１４はＦＰＵ制御プログラムであっ
て，浮動小数点処理の制御を行うマイクロプログラムで
ある。１１５は浮動小数点データ格納用レジスタであ
る。
ＣＰＵ１，１０２は主記憶装置，１０３はＦＰＵ０であ
って，浮動小数点演算制御装置である。１１０はＣＰＵ
制御プログラムであって，演算処理を行うものである。
１１１は汎用レジスタであって，ＣＰＵ０の演算処理デ
ータを格納するものである。１１２は命令列であって，
ＣＰＵ０（１００），ＣＰＵ１（１０１）の命令を処理
の順番に格納するものである。１１２’はＯＳの領域で
ある。１１３はデータ領域であって，演算データを格納
するものである。１１４はＦＰＵ制御プログラムであっ
て，浮動小数点処理の制御を行うマイクロプログラムで
ある。１１５は浮動小数点データ格納用レジスタであ
る。
【０００５】図の構成の動作は後述する（図９参照）。
(b)はソフトエミュレータ制御のみの装置構成を示す。
図において， (a)と共通な番号は同じ部分を示す。１２
０はＦＰＵエミュレート割込制御プログラムである。１
２１はＣＰＵ０（１００）用仮想レジスタ（ＥＦＲ0 〜
ＥＦＲｘ）であって，浮動小数点データを格納する領域
（仮想レジスタ）である。１２２はＣＰＵ１（１０１）
用仮想レジスタである。
(b)はソフトエミュレータ制御のみの装置構成を示す。
図において， (a)と共通な番号は同じ部分を示す。１２
０はＦＰＵエミュレート割込制御プログラムである。１
２１はＣＰＵ０（１００）用仮想レジスタ（ＥＦＲ0 〜
ＥＦＲｘ）であって，浮動小数点データを格納する領域
（仮想レジスタ）である。１２２はＣＰＵ１（１０１）
用仮想レジスタである。
【０００６】図の構成の動作は後述する（図１０参
照）。図９はＦＰＵ制御による場合の浮動小数点演算処
理を示す（図８ (a)の構成の動作説明図）である。図９
の説明において図８を参照する。
照）。図９はＦＰＵ制御による場合の浮動小数点演算処
理を示す（図８ (a)の構成の動作説明図）である。図９
の説明において図８を参照する。
【０００７】図において，１０２は主記憶装置，１１０
はＣＰＵ制御プログラム，１１２は命令列，１１３はデ
ータ領域，１１４はＦＰＵ制御プログラムである。ま
た，図においては，汎用レジスタ，浮動小数点データ格
納用レジスタは省略されている。命令列１１２において
Ａは通常命令であって，ＣＰＵ制御プログラム１１０と
汎用レジスタ１１１により処理される命令である。Ｂは
ＦＰＵ制御を伴う命令であって，ＦＰＵ制御プログラム
１１４と浮動小数点データ格納用レジスタ１１５での処
理を必要とするものである。
はＣＰＵ制御プログラム，１１２は命令列，１１３はデ
ータ領域，１１４はＦＰＵ制御プログラムである。ま
た，図においては，汎用レジスタ，浮動小数点データ格
納用レジスタは省略されている。命令列１１２において
Ａは通常命令であって，ＣＰＵ制御プログラム１１０と
汎用レジスタ１１１により処理される命令である。Ｂは
ＦＰＵ制御を伴う命令であって，ＦＰＵ制御プログラム
１１４と浮動小数点データ格納用レジスタ１１５での処
理を必要とするものである。
【０００８】ＧＲｍ，ＧＲｎは汎用レジスタである（汎
用レジスタ１１１参照）。ＦＲｍ，ＦＲｎは浮動小数点
データ格納用レジスタである（浮動小数点データ格納用
レジスタ１１５参照）。メモリ１〜メモリ４はデータ領
域１１３のメモリを表す。
用レジスタ１１１参照）。ＦＲｍ，ＦＲｎは浮動小数点
データ格納用レジスタである（浮動小数点データ格納用
レジスタ１１５参照）。メモリ１〜メモリ４はデータ領
域１１３のメモリを表す。
【０００９】図の命令コードの順に図８ (a)の構成の動
作を説明する。「ＬＤ ＧＲｎ，メモリ１」によりメモ
リ１（データ領域１１３参照）からデータをリードし，
ＧＲｎにセットする。
作を説明する。「ＬＤ ＧＲｎ，メモリ１」によりメモ
リ１（データ領域１１３参照）からデータをリードし，
ＧＲｎにセットする。
【００１０】「ＡＤＤ ＧＲｎ，ＧＲｍ」によりＧＲｎ
のデータとＧＲｍのデータを加算し，ＧＲｎにセットす
る。「ＳＴ メモリ２，ＧＲｎ」によりＧＲｎをメモリ
２にライトする。
のデータとＧＲｍのデータを加算し，ＧＲｎにセットす
る。「ＳＴ メモリ２，ＧＲｎ」によりＧＲｎをメモリ
２にライトする。
【００１１】「ＦＬＤ ＦＲｎ，メモリ３」によりメモ
リ３からデータをリードし，そのデータをＦＲｎにセッ
ト指示する。ＦＰＵ制御プログラム１１４においてその
データがＦＲｎにセットされる。
リ３からデータをリードし，そのデータをＦＲｎにセッ
ト指示する。ＦＰＵ制御プログラム１１４においてその
データがＦＲｎにセットされる。
【００１２】「ＦＡＤＤ ＦＲｎ，ＦＲｍ」により，Ｆ
ＲｎとＦＲｍの加算を指示する。ＦＰＵ制御プログラム
１１４はＦＲｎにＦＲｍを加算する。「ＦＳＴ メモリ
４，ＦＲｎ」はＦＲｎのリードを指示し，リードしたＦ
Ｒｎのデータをメモリ４にライトする。
ＲｎとＦＲｍの加算を指示する。ＦＰＵ制御プログラム
１１４はＦＲｎにＦＲｍを加算する。「ＦＳＴ メモリ
４，ＦＲｎ」はＦＲｎのリードを指示し，リードしたＦ
Ｒｎのデータをメモリ４にライトする。
【００１３】図１０は，ソフトウェアシミュレート制御
による場合の浮動小数点演算処理を示す図である（図８
(b)の動作説明図である）。図１０の説明において，図
８を参照する）。
による場合の浮動小数点演算処理を示す図である（図８
(b)の動作説明図である）。図１０の説明において，図
８を参照する）。
【００１４】図において，１０２は主記憶装置，１１０
はＣＰＵ制御プログラム，１１２は命令列，１１２’は
ＯＳ，１１３はデータ領域であって，メモリ１〜メモリ
４を含むものである。１２０はＦＰＵエミュレート割込
制御プログラム，１２１は浮動小数点データを格納する
仮想レジスタである。また，図においては，汎用レジス
タは省略されている。命令列１１２においてＡは通常命
令，ＢはＦＰＵ制御を伴う命令である。ＧＲｍ，ＧＲｎ
は汎用レジスタである（汎用レジスタ１１１参照）。Ｅ
ＦＲｎは仮想レジスタである（浮動小数点データを格納
する仮想レジスタ１２１を参照）。
はＣＰＵ制御プログラム，１１２は命令列，１１２’は
ＯＳ，１１３はデータ領域であって，メモリ１〜メモリ
４を含むものである。１２０はＦＰＵエミュレート割込
制御プログラム，１２１は浮動小数点データを格納する
仮想レジスタである。また，図においては，汎用レジス
タは省略されている。命令列１１２においてＡは通常命
令，ＢはＦＰＵ制御を伴う命令である。ＧＲｍ，ＧＲｎ
は汎用レジスタである（汎用レジスタ１１１参照）。Ｅ
ＦＲｎは仮想レジスタである（浮動小数点データを格納
する仮想レジスタ１２１を参照）。
【００１５】図の命令列の命令コードの順に図８ (b)の
構成の動作を説明する。「ＬＤ ＧＲｎ，メモリ１」に
よりメモリ１（データ領域１１３参照）からデータをリ
ードし，ＧＲｎにセットする。
構成の動作を説明する。「ＬＤ ＧＲｎ，メモリ１」に
よりメモリ１（データ領域１１３参照）からデータをリ
ードし，ＧＲｎにセットする。
【００１６】「ＡＤＤ ＧＲｎ，ＧＲｍ」によりＧＲｎ
のデータとＧＲｍのデータを加算し，ＧＲｎにセットす
る。「ＳＴ メモリ２，ＧＲｎ」によりＧＲｎをメモリ
２にライトする。
のデータとＧＲｍのデータを加算し，ＧＲｎにセットす
る。「ＳＴ メモリ２，ＧＲｎ」によりＧＲｎをメモリ
２にライトする。
【００１７】「ＦＬＤ ＦＲｎ，メモリ３」によりメモ
リ３からデータをリードし，そのデータをＥＦＲｎにセ
ットする。「ＦＡＤＤ ＦＲｎ，ＦＲｍ」により，ＥＦ
ＲｎとＥＦＲｍの加算を指示するエミュレート割り込み
をＯＳ１１２’に指示する（）。ＯＳ１１２’はＦＰ
Ｕエミュレート割込制御プログラム１２０を起動する
（）。ＦＰＵエミュレート割込制御プログラム１２０
はＦＳＴ命令を実行する。
リ３からデータをリードし，そのデータをＥＦＲｎにセ
ットする。「ＦＡＤＤ ＦＲｎ，ＦＲｍ」により，ＥＦ
ＲｎとＥＦＲｍの加算を指示するエミュレート割り込み
をＯＳ１１２’に指示する（）。ＯＳ１１２’はＦＰ
Ｕエミュレート割込制御プログラム１２０を起動する
（）。ＦＰＵエミュレート割込制御プログラム１２０
はＦＳＴ命令を実行する。
【００１８】「ＦＳＴ メモリ４，ＦＲｎ」によりＥＦ
Ｒｎのデータをメモリ４にライトする。
Ｒｎのデータをメモリ４にライトする。
【００１９】
【発明が解決しようとする課題】従来のＦＰＵ制御のみ
の装置構成でＦＰＵ制御装置が故障した場合には，浮動
小数点演算を行なうことが不可能になる。また，ソフト
エミュレート制御のみによる装置構成では，動作速度が
遅く性能的に十分なものではなかった。また，ＦＰＵ制
御方式とソフトエミュレート方式の混在する方法もある
が，従来の装置ではＦＰＵの取り付け，取り外しに初期
設定を必要としたり，システムの再立ち上げを必要とす
る等の煩わしい操作が必要とされた。
の装置構成でＦＰＵ制御装置が故障した場合には，浮動
小数点演算を行なうことが不可能になる。また，ソフト
エミュレート制御のみによる装置構成では，動作速度が
遅く性能的に十分なものではなかった。また，ＦＰＵ制
御方式とソフトエミュレート方式の混在する方法もある
が，従来の装置ではＦＰＵの取り付け，取り外しに初期
設定を必要としたり，システムの再立ち上げを必要とす
る等の煩わしい操作が必要とされた。
【００２０】本発明は，ＦＰＵ制御方式とソフトエミュ
レート方式を混在させ，システムが稼動中にＦＰＵが故
障した場合や，ＦＰＵの診断を行う場合にシステムの再
立ち上げや対象プログラムの変更を行うことなくソフト
エミュレート方式に切り替えることのできる浮動小数点
演算装置を提供することを目的とする。
レート方式を混在させ，システムが稼動中にＦＰＵが故
障した場合や，ＦＰＵの診断を行う場合にシステムの再
立ち上げや対象プログラムの変更を行うことなくソフト
エミュレート方式に切り替えることのできる浮動小数点
演算装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】本発明は，ＦＰＵ制御装
置の未接続もしくは故障の検出部を設け，ＦＰＵ制御装
置の未接続もしくは故障を検出した場合にはフラグをセ
ットし，フラグのセットの有無でＦＰＵ制御とソフトエ
ミュレート制御を自動的に切り替えるようにした。
置の未接続もしくは故障の検出部を設け，ＦＰＵ制御装
置の未接続もしくは故障を検出した場合にはフラグをセ
ットし，フラグのセットの有無でＦＰＵ制御とソフトエ
ミュレート制御を自動的に切り替えるようにした。
【００２２】図１は本発明の基本構成を示す。図におい
て，１は中央演算処理装置（ＣＰＵ）であって，演算処
理およびシステムの制御を行うものである。２は浮動小
数点処理装置（ＦＰＵ）であって，浮動小数点演算を処
理するファームウェアとレジスタ等により構成され浮動
小数点演算を行うものである。２は浮動小数点処理装置
（ＦＰＵ）のエミュレータであって，メモリ上に浮動小
数点演算を行うための仮想レジスタを持ち，浮動小数点
処理装置２と同じ機能を持つようにしたものである。４
は未接続／故障検出部であって，浮動小数点処理装置２
の未接続もしくは故障を検出するものである。５はフラ
グ保持部であって，浮動小数点処理装置（ＦＰＵ）２の
未接続もしくは故障の有無に応じたフラグを保持するも
のである（フラグは，例えば，主記憶装置２もしくはＣ
ＰＵ１の汎用レジスタ等に保持する）。６はフラグ認識
処理部であってフラグ保持部５のフラグの有無を認識す
るものである。７は外部入力手段であって，キーボード
等の外部装置からフラグセットを行うものである。
て，１は中央演算処理装置（ＣＰＵ）であって，演算処
理およびシステムの制御を行うものである。２は浮動小
数点処理装置（ＦＰＵ）であって，浮動小数点演算を処
理するファームウェアとレジスタ等により構成され浮動
小数点演算を行うものである。２は浮動小数点処理装置
（ＦＰＵ）のエミュレータであって，メモリ上に浮動小
数点演算を行うための仮想レジスタを持ち，浮動小数点
処理装置２と同じ機能を持つようにしたものである。４
は未接続／故障検出部であって，浮動小数点処理装置２
の未接続もしくは故障を検出するものである。５はフラ
グ保持部であって，浮動小数点処理装置（ＦＰＵ）２の
未接続もしくは故障の有無に応じたフラグを保持するも
のである（フラグは，例えば，主記憶装置２もしくはＣ
ＰＵ１の汎用レジスタ等に保持する）。６はフラグ認識
処理部であってフラグ保持部５のフラグの有無を認識す
るものである。７は外部入力手段であって，キーボード
等の外部装置からフラグセットを行うものである。
【００２３】
【作用】図１の基本構成の動作を説明する。 (1) 浮動小数点処理装置(2) が未接続もしくは故障の
場合の動作。
場合の動作。
【００２４】未接続／故障検出部４は浮動小数点処理装
置（ＦＰＵ）２の未接続もしくは故障を検出するとフラ
グ保持部５にフラグをセットする。中央演算処理装置１
は，浮動小数点演算においてフラグ認識処理部６はフラ
グがセットされていないことを認識した場合には，浮動
小数点処理装置（ＦＰＵ）2 において浮動小数点演算処
理を行う。また，フラグがセットされていることを認識
したは場合には中央演算処理装置（ＣＰＵ）１はＯＳの
割り込み制御によりソフトエミュレータ３を起動し，浮
動小数点のロード／ストア／条件分岐等の処理は仮想レ
ジスタを用いて行うようにして，ソフトエミュレータ３
により浮動小数点演算処理を行うようにする。
置（ＦＰＵ）２の未接続もしくは故障を検出するとフラ
グ保持部５にフラグをセットする。中央演算処理装置１
は，浮動小数点演算においてフラグ認識処理部６はフラ
グがセットされていないことを認識した場合には，浮動
小数点処理装置（ＦＰＵ）2 において浮動小数点演算処
理を行う。また，フラグがセットされていることを認識
したは場合には中央演算処理装置（ＣＰＵ）１はＯＳの
割り込み制御によりソフトエミュレータ３を起動し，浮
動小数点のロード／ストア／条件分岐等の処理は仮想レ
ジスタを用いて行うようにして，ソフトエミュレータ３
により浮動小数点演算処理を行うようにする。
【００２５】(2) ソフトエミュレータの検証およびＦＰ
Ｕの診断の場合。 外部入力手段７よりフラグ保持部５にフラグをセッ
トする。 ＦＡＤＤ命令（浮動小数点データの加算命令を実行
する。この時，加算結果はソフトエミュレータの仮想レ
ジスタに格納されるだけでなく，ＦＰＵの浮動小数点の
格納レジスタにも格納される。
Ｕの診断の場合。 外部入力手段７よりフラグ保持部５にフラグをセッ
トする。 ＦＡＤＤ命令（浮動小数点データの加算命令を実行
する。この時，加算結果はソフトエミュレータの仮想レ
ジスタに格納されるだけでなく，ＦＰＵの浮動小数点の
格納レジスタにも格納される。
【００２６】 ＦＳＴ命令（浮動小数点データのスト
ア命令）を実行し，結果をメモリに格納する。 次にフラグをオフとする。
ア命令）を実行し，結果をメモリに格納する。 次にフラグをオフとする。
【００２７】 ＦＳＴ命令を実行する。その結果，
でＦＰＵの浮動小数点データの演算結果がメモリに格納
される。 でメモリに格納した結果とでメモリに格納され
た内容を比較し，検証する。
でＦＰＵの浮動小数点データの演算結果がメモリに格納
される。 でメモリに格納した結果とでメモリに格納され
た内容を比較し，検証する。
【００２８】
【実施例】図２は本発明の装置構成実施例を示す。図に
おいて，１０はＣＰＵ０，１１はＣＰＵ１である。１２
は主記憶装置である。１３はＦＰＵ０であって，浮動小
数点処理装置である。１４は未接続／故障検出部であっ
て，ＦＰＵ０(13)の未接続もしくは故障を検出するもの
である。
おいて，１０はＣＰＵ０，１１はＣＰＵ１である。１２
は主記憶装置である。１３はＦＰＵ０であって，浮動小
数点処理装置である。１４は未接続／故障検出部であっ
て，ＦＰＵ０(13)の未接続もしくは故障を検出するもの
である。
【００２９】ＣＰＵ０(10)において，２０はＣＰＵ制御
プログラムである。２１はＣＰＵ１０の汎用レジスタで
ある。２２はＣＰＵ制御プログラム２０におけるフラグ
認識部である。
プログラムである。２１はＣＰＵ１０の汎用レジスタで
ある。２２はＣＰＵ制御プログラム２０におけるフラグ
認識部である。
【００３０】ＦＰＵ０(13)において，２５はＦＰＵ制御
プログラムである。２６は浮動小数点データ格納用レジ
スタである。主記憶装置１２において，２８はＯＳ，２
８’はインタフェース領域であって，浮動小数点演算に
必要とする演算種別，レジスタ番号等を格納する領域で
ある。２９は命令列，３０はソフトエミュレータであ
る。，３１はＦＰＵエミュレート割込制御プログラムで
ある。３２はＣＰＵ０用仮想レジスタであって，ＣＰＵ
０(10)の浮動小数点演算において使用する浮動小数点デ
ータ格納用の仮想レジスタである。３３はＣＰＵ１用仮
想レジスタである。３４はデータ領域であって演算デー
タを格納するものである。３５はフラグ保持部であっ
て，ＦＰＵ０(13)の接続／未接続を表すフラグを格納す
るものである。４０はフラグ設定処理部，４１は入出力
制御部，４２は入力装置であって，ディスク装置，キー
ボードである。４３は出力装置であって，ディスプレ
イ，プリンタ等である。
プログラムである。２６は浮動小数点データ格納用レジ
スタである。主記憶装置１２において，２８はＯＳ，２
８’はインタフェース領域であって，浮動小数点演算に
必要とする演算種別，レジスタ番号等を格納する領域で
ある。２９は命令列，３０はソフトエミュレータであ
る。，３１はＦＰＵエミュレート割込制御プログラムで
ある。３２はＣＰＵ０用仮想レジスタであって，ＣＰＵ
０(10)の浮動小数点演算において使用する浮動小数点デ
ータ格納用の仮想レジスタである。３３はＣＰＵ１用仮
想レジスタである。３４はデータ領域であって演算デー
タを格納するものである。３５はフラグ保持部であっ
て，ＦＰＵ０(13)の接続／未接続を表すフラグを格納す
るものである。４０はフラグ設定処理部，４１は入出力
制御部，４２は入力装置であって，ディスク装置，キー
ボードである。４３は出力装置であって，ディスプレ
イ，プリンタ等である。
【００３１】図３により図２の装置構成実施例の動作を
説明する。図３において，１２は主記憶装置，１３はＦ
ＰＵ０，１４は未接続／故障検出部，２８はＯＳ，２
８’はインタフェース領域，２９は命令列，３０はソフ
トエミュレータ，３１はＦＰＵエミュレート割込制御プ
ログラム，３２はＣＰＵ０用仮想レジスタであって，浮
動小数点データを格納する仮想レジスタ（ＥＦＲｍとＥ
ＦＲｎを含む）である。３４はデータ領域であって，メ
モリ１〜メモリ４を含むものである。３５はフラグ保持
部，４０はフラグ設定処理部である。Ａは通常命令，Ｂ
はＦＰＵ制御を伴う命令である。
説明する。図３において，１２は主記憶装置，１３はＦ
ＰＵ０，１４は未接続／故障検出部，２８はＯＳ，２
８’はインタフェース領域，２９は命令列，３０はソフ
トエミュレータ，３１はＦＰＵエミュレート割込制御プ
ログラム，３２はＣＰＵ０用仮想レジスタであって，浮
動小数点データを格納する仮想レジスタ（ＥＦＲｍとＥ
ＦＲｎを含む）である。３４はデータ領域であって，メ
モリ１〜メモリ４を含むものである。３５はフラグ保持
部，４０はフラグ設定処理部である。Ａは通常命令，Ｂ
はＦＰＵ制御を伴う命令である。
【００３２】図において，図２と共通番号は共通部分を
表す。また，図３においては，図２における汎用レジス
タ２１，浮動小数点データ格納用レジスタ２６，ＣＰＵ
１（１１），ＣＰＵ１用仮想レジスタ３３，入出力制御
部４１，入力装置４２，出力装置４３は省略されてい
る。
表す。また，図３においては，図２における汎用レジス
タ２１，浮動小数点データ格納用レジスタ２６，ＣＰＵ
１（１１），ＣＰＵ１用仮想レジスタ３３，入出力制御
部４１，入力装置４２，出力装置４３は省略されてい
る。
【００３３】図示の命令コードに従って，動作を説明す
る。「ＬＤ ＧＲｎ，メモリ１」によりメモリ１（デー
タ領域１１３）からデータをリードし，ＧＲｎにセット
する。
る。「ＬＤ ＧＲｎ，メモリ１」によりメモリ１（デー
タ領域１１３）からデータをリードし，ＧＲｎにセット
する。
【００３４】「ＡＤＤ ＧＲｎ，ＧＲｍ」によりＧＲｎ
のデータとＧＲｍのデータを加算し，ＧＲｎにセットす
る。「ＳＴ メモリ２，ＧＲｎ」によりＧＲｎをメモリ
２にライトする。
のデータとＧＲｍのデータを加算し，ＧＲｎにセットす
る。「ＳＴ メモリ２，ＧＲｎ」によりＧＲｎをメモリ
２にライトする。
【００３５】「ＦＬＤ ＦＲｎ，メモリ３」によりメモ
リ３からデータをリードし，そのデータをＦＲｎにセッ
ト指示する。さらに，そのデータをＥＦＲｎにもセット
する。
リ３からデータをリードし，そのデータをＦＲｎにセッ
ト指示する。さらに，そのデータをＥＦＲｎにもセット
する。
【００３６】「ＦＡＤＤ ＦＲｎ，ＦＲｍ」により，Ｆ
ＲｎとＦＲｍの加算を指示する。フラグを判定し，フラ
グがセットされていれば，同じ動作を指示するＯＳ２８
へのＦＰＵエミュレート割り込みを行い，インタフェー
ス領域２８’に浮動小数点演算に必要とする演算種別，
レジスタ番号等を格納する。ＯＳ２８はＦＰＵエミュ
レート割込制御プログラム３１を起動し，演算種別，レ
ジスタ番号等を通知する。
ＲｎとＦＲｍの加算を指示する。フラグを判定し，フラ
グがセットされていれば，同じ動作を指示するＯＳ２８
へのＦＰＵエミュレート割り込みを行い，インタフェー
ス領域２８’に浮動小数点演算に必要とする演算種別，
レジスタ番号等を格納する。ＯＳ２８はＦＰＵエミュ
レート割込制御プログラム３１を起動し，演算種別，レ
ジスタ番号等を通知する。
【００３７】「ＦＳＴ メモリ４，ＦＲｎ」によりＦＲ
ｎのリードを指示し，リードしたＦＲｎのデータをメモ
リ４にライトする。また，この時フラグを認識し，フラ
グがセットされていれば，ＦＰＵエミュレート割込制御
プログラム３１に従って，ＦＲｎもしくはＥＦＲｎの値
をメモリ４にライトする。
ｎのリードを指示し，リードしたＦＲｎのデータをメモ
リ４にライトする。また，この時フラグを認識し，フラ
グがセットされていれば，ＦＰＵエミュレート割込制御
プログラム３１に従って，ＦＲｎもしくはＥＦＲｎの値
をメモリ４にライトする。
【００３８】図４は，本発明の各種命令の実行処理のフ
ロー(1) を示す図である。各フローにおいて，ＦＲｍ，
ＦＲｎはＦＰＵの浮動小数点格納用レジスタである。Ｅ
ＦＲｍ，ＥＦＲｎはソフトエミュレータの仮想レジスタ
である。
ロー(1) を示す図である。各フローにおいて，ＦＲｍ，
ＦＲｎはＦＰＵの浮動小数点格納用レジスタである。Ｅ
ＦＲｍ，ＥＦＲｎはソフトエミュレータの仮想レジスタ
である。
【００３９】(a)はＦＬＤ命令（メモリ（または汎用レ
ジスタ）からＦＰＵのレジスタにロードする命令）の実
行のフローを示す。ＦＬＤＳＲ命令（メモリ（または汎
用レジスタ）からＦＰＵのステータスレジスタにロード
する命令）も同様である。
ジスタ）からＦＰＵのレジスタにロードする命令）の実
行のフローを示す。ＦＬＤＳＲ命令（メモリ（または汎
用レジスタ）からＦＰＵのステータスレジスタにロード
する命令）も同様である。
【００４０】 メモリから浮動小数点データをＦＲｎ
にロードする。 メモリから浮動小数点データをＥＦＲｎにロードす
る。 次の実行をする。
にロードする。 メモリから浮動小数点データをＥＦＲｎにロードす
る。 次の実行をする。
【００４１】(b)はＦＡＤＤ命令（ＦＰＵのレジスタ間
で加算を行いレジスタに格納する命令）の実行のフロー
を示す。減算，掛算，単精度を倍精度に変換する等の命
令も同様である。
で加算を行いレジスタに格納する命令）の実行のフロー
を示す。減算，掛算，単精度を倍精度に変換する等の命
令も同様である。
【００４２】 ＦＰＵを制御してＦＲｎにＦＲｍを加
算して格納する（ＦＲｍとＦＲｎの加算の場合）。 ｅｆｌａｇ（フラグ）がオンかオフかを判断する。
オフ（Ｎｏ）であればに進み，オン（Ｙｅｓ）であれ
ばに進む。
算して格納する（ＦＲｍとＦＲｎの加算の場合）。 ｅｆｌａｇ（フラグ）がオンかオフかを判断する。
オフ（Ｎｏ）であればに進み，オン（Ｙｅｓ）であれ
ばに進む。
【００４３】 次の命令を実行する。 演算種別，レジスタ番号をインタフェース領域（主
記憶装置のエミュレータの領域に備えられている）に格
納する。
記憶装置のエミュレータの領域に備えられている）に格
納する。
【００４４】 ＦＰＵエミュレート割り込み通知を行
う。 図５ (c)は本発明の各種命令の実行処理のフロー(2) を
示す図である。(c)はＦＡＤＤ命令の実行のフローであ
って，ＦＰＵの未接続もしくは故障を判定する処理を含
む場合である。
う。 図５ (c)は本発明の各種命令の実行処理のフロー(2) を
示す図である。(c)はＦＡＤＤ命令の実行のフローであ
って，ＦＰＵの未接続もしくは故障を判定する処理を含
む場合である。
【００４５】 ＦＰＵが未接続または故障か判定す
る。未接続でも故障でもなければに進み，未接続もし
くは故障であればに進む。 ＦＰＵを制御してＦＲｎにＦＲｍを格納する（ＦＲ
ｎとＦＲｍを加算する場合）。
る。未接続でも故障でもなければに進み，未接続もし
くは故障であればに進む。 ＦＰＵを制御してＦＲｎにＦＲｍを格納する（ＦＲ
ｎとＦＲｍを加算する場合）。
【００４６】 ｅＦｌａｇがオンかオフか判定する。
オフ（Ｎｏ）であればに進み，オン（Ｙｅｓ）であれ
ばに進む。 次の命令を実行する。
オフ（Ｎｏ）であればに進み，オン（Ｙｅｓ）であれ
ばに進む。 次の命令を実行する。
【００４７】 演算種別，レジスタ番号をインタフェ
ース領域に格納する。 ＦＰＵエミュレート割り込みを通知する。 (d) ＦＡＤＤ命令の実行において，ＦＰＵの未接続も
しくは故障の場合はＦＰＵ割り込み通知のみを行う場合
を示す。
ース領域に格納する。 ＦＰＵエミュレート割り込みを通知する。 (d) ＦＡＤＤ命令の実行において，ＦＰＵの未接続も
しくは故障の場合はＦＰＵ割り込み通知のみを行う場合
を示す。
【００４８】 ＦＰＵが未接続又は故障の判定を行
う。未接続でも故障でもなければ（Ｎｏであれば）に
進む。未接続もしくは故障であればに進む。 ＦＰＵを制御してＦＲｎにＦＲｍを加算する。
う。未接続でも故障でもなければ（Ｎｏであれば）に
進む。未接続もしくは故障であればに進む。 ＦＰＵを制御してＦＲｎにＦＲｍを加算する。
【００４９】 次の命令の実行を行う。 演算種別，レジスタ番号をインタフェース領域に格
納する。 ＦＰＵエミュレート割り込み通知を行う。
納する。 ＦＰＵエミュレート割り込み通知を行う。
【００５０】図５ (c)， (d)において，減算，掛算，単
精度と倍精度の間の変換等の他の演算命令も同様であ
る。図６は本発明の各種命令の実行処理のフロー(3) を
示す。
精度と倍精度の間の変換等の他の演算命令も同様であ
る。図６は本発明の各種命令の実行処理のフロー(3) を
示す。
【００５１】図はＦＳＴ命令（ＦＰＵのレジスタからメ
モリ（または汎用レジスタ）にストアする命令）の実行
処理のフローを示す。ＦＳＴＳＲ命令（ＦＰＵのステー
タスレジスタからメモリ（または汎用レジスタ）にスト
アする命令）も同様である。
モリ（または汎用レジスタ）にストアする命令）の実行
処理のフローを示す。ＦＳＴＳＲ命令（ＦＰＵのステー
タスレジスタからメモリ（または汎用レジスタ）にスト
アする命令）も同様である。
【００５２】 ｅｆｌａｇがオンかオフか判定する。
オフ（Ｎｏ）であればに進み，オン（ｙｅｓ）であれ
ばに進む。 ＦＲｎに格納されている浮動小数点データをメモリ
に格納する。
オフ（Ｎｏ）であればに進み，オン（ｙｅｓ）であれ
ばに進む。 ＦＲｎに格納されている浮動小数点データをメモリ
に格納する。
【００５３】 次の命令を実行する。 ＥＦＲｎに格納されている浮動小数点データをメモ
リに格納する。 図７は本発明の各種命令の実行処理のフロー(4) を示
す。
リに格納する。 図７は本発明の各種命令の実行処理のフロー(4) を示
す。
【００５４】ＦＢＣＣ命令（ＦＰＵの状態に応じて分岐
する条件分岐命令）の実行の処理のフローを示す。他の
条件分岐命令も同様である。 ｅｆｌａｇがオフ（Ｎｏ）かオン（Ｙｅｓ）である
か判定する。オフ（Ｎｏ）であればに進み，オン（Ｙ
ｅｓ）であればに進む。
する条件分岐命令）の実行の処理のフローを示す。他の
条件分岐命令も同様である。 ｅｆｌａｇがオフ（Ｎｏ）かオン（Ｙｅｓ）である
か判定する。オフ（Ｎｏ）であればに進み，オン（Ｙ
ｅｓ）であればに進む。
【００５５】 ＦＰＵを制御してＦＳＲｎ（フローテ
ィングステータスの値）の指示されたビット（コンディ
ションコードのビット）を調べる。 ＥＦＲｎ（仮想レジスタ上のフローティングレジス
タ）の指示されたビット（コンディションコード）を調
べる。
ィングステータスの値）の指示されたビット（コンディ
ションコードのビット）を調べる。 ＥＦＲｎ（仮想レジスタ上のフローティングレジス
タ）の指示されたビット（コンディションコード）を調
べる。
【００５６】 調べたビットがオンでなければ（Ｎｏ
であれば）に進み，オン（Ｙｅｓ）であればに進
む。 次の命令を実行する。
であれば）に進み，オン（Ｙｅｓ）であればに進
む。 次の命令を実行する。
【００５７】 指示されたアドレスへ分岐する。
【００５８】
【発明の効果】本発明は，システムが稼動中にＦＰＵが
故障した場合，ＦＰＵの診断を行う場合，ソフトエミュ
レート方式の計算結果を検証する場合に，システムの再
立ち上げや対象プログラムの変更を行うことなくＦＰＵ
制御とエミュレート制御の切り替えを行うことができ
る。
故障した場合，ＦＰＵの診断を行う場合，ソフトエミュ
レート方式の計算結果を検証する場合に，システムの再
立ち上げや対象プログラムの変更を行うことなくＦＰＵ
制御とエミュレート制御の切り替えを行うことができ
る。
【図１】本発明の基本構成を示す図である。
【図２】本発明の装置構成実施例を示す図である。
【図３】本発明の装置構成実施例の動作説明図である。
【図４】本発明の各種命令の実行処理のフロー(1) を示
す図である。
す図である。
【図５】本発明の各種命令の実行処理のフロー(2) を示
す図である。
す図である。
【図６】本発明の各種命令の実行処理のフロー(3) を示
す図である。
す図である。
【図７】本発明の各種命令の実行処理のフロー(4) を示
す図である。
す図である。
【図８】従来の技術を示す図である。
【図９】ＦＰＵ制御による場合の浮動小数点演算処理を
示す図である。
示す図である。
【図１０】ソフトエミュレート制御による場合の浮動小
数点演算処理を示す図である。
数点演算処理を示す図である。
１ ：中央演算処理装置（ＣＰＵ） ２ ：浮動小数点処理装置（ＦＰＵ） ３ ：浮動小数点処理装置のソフトエミュレータ ４ ：未接続／故障検出部 ５ ：フラグ保持部 ６ ：フラグ認識処理部 ７ ：外部入力手段
Claims (2)
- 【請求項１】 ハードウェアとマイクロプログラムによ
る浮動小数点処理装置(2) と，浮動小数点演算処理装置
(2) と同じ機能を有するソフトウァアにより構成された
ソフトエミュレータ(3) と，浮動小数点演算を浮動小数
点処理装置(2) で行うか，あるいはソフトエミュレータ
(3) で行うかを定めるフラグを保持するフラグ保持部
(5) と，フラグ保持部(5) のフラグを認識するフラグ認
識処理部(6) とを備え，フラグの有無に応じて，浮動小
数点処理装置(2) もしくはソフトエミュレータ(3) によ
り浮動小数点処理を行うことを特徴とする浮動小数点演
算装置。 - 【請求項２】 請求項１において，浮動小数点処理装置
(2) の未接続もしくは故障検出部(4) と外部入力手段
(7) を備え，該検出部(4) もしくは外部入力手段(7) に
よりフラグ保持部(5) にフラグセットすることを特徴と
する浮動小数点演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4234488A JPH0683636A (ja) | 1992-09-02 | 1992-09-02 | 浮動小数点演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4234488A JPH0683636A (ja) | 1992-09-02 | 1992-09-02 | 浮動小数点演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0683636A true JPH0683636A (ja) | 1994-03-25 |
Family
ID=16971817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4234488A Withdrawn JPH0683636A (ja) | 1992-09-02 | 1992-09-02 | 浮動小数点演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683636A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100317768B1 (ko) * | 1998-02-19 | 2001-12-22 | 포만 제프리 엘 | Ｉｅｅｅ 호환 부동소수점 유닛 |
| JP2010530996A (ja) * | 2007-03-30 | 2010-09-16 | インターナショナル・ビジネス・マシーンズ・コーポレーション | プログラム・コードを変換するためのコンピュータ・システム、方法、及びコンピュータ可読記録媒体 |
-
1992
- 1992-09-02 JP JP4234488A patent/JPH0683636A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100317768B1 (ko) * | 1998-02-19 | 2001-12-22 | 포만 제프리 엘 | Ｉｅｅｅ 호환 부동소수점 유닛 |
| JP2010530996A (ja) * | 2007-03-30 | 2010-09-16 | インターナショナル・ビジネス・マシーンズ・コーポレーション | プログラム・コードを変換するためのコンピュータ・システム、方法、及びコンピュータ可読記録媒体 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |