JPH0533423B2 - - Google Patents
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- JPH0533423B2 JPH0533423B2 JP61023782A JP2378286A JPH0533423B2 JP H0533423 B2 JPH0533423 B2 JP H0533423B2 JP 61023782 A JP61023782 A JP 61023782A JP 2378286 A JP2378286 A JP 2378286A JP H0533423 B2 JPH0533423 B2 JP H0533423B2
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- function model
- logic circuit
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
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- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、汎用コンピユータ上に、被試験情報
処理装置と論理的に等価な論理モデルを形成し、
試験プログラムの命令を該論理モデルに与えて論
理動作を行わせる論理シミユレーシヨン方法に関
する。
処理装置と論理的に等価な論理モデルを形成し、
試験プログラムの命令を該論理モデルに与えて論
理動作を行わせる論理シミユレーシヨン方法に関
する。
従来の技術は、例えば特開昭59−148971号公報
に記載されるが、その動作原理を第２図に、ま
た、システム構成と詳細動作を第３図により説明
する。
に記載されるが、その動作原理を第２図に、ま
た、システム構成と詳細動作を第３図により説明
する。
まず、第２図により、従来技術による論理シミ
ユレーシヨンの動作原理を説明する。
ユレーシヨンの動作原理を説明する。
情報処理装置の試験プログラム（以下、TMP
と略称する）は、基本的には、試験に必要な初期
データを準備する初期設定部と試験を行う試験実
行部、及び試験結果を判定する結果判定部の３つ
の部分から構成されている。本公知例による装置
では、論理シミユレーシヨンシステムに、TMP
の命令を機能レベルで高速に実行する論理機能モ
デルを接続し、初期設定部と結果判定部とをこれ
で実行し、試験実行部のみを論理回路モデルで実
行することにより、TMPを効率的に実行しよう
としている。一般に、論理機能モデルの命令実行
速度は、論理回路モデルの命令実行速度に比し、
103〜104倍高速である。
と略称する）は、基本的には、試験に必要な初期
データを準備する初期設定部と試験を行う試験実
行部、及び試験結果を判定する結果判定部の３つ
の部分から構成されている。本公知例による装置
では、論理シミユレーシヨンシステムに、TMP
の命令を機能レベルで高速に実行する論理機能モ
デルを接続し、初期設定部と結果判定部とをこれ
で実行し、試験実行部のみを論理回路モデルで実
行することにより、TMPを効率的に実行しよう
としている。一般に、論理機能モデルの命令実行
速度は、論理回路モデルの命令実行速度に比し、
103〜104倍高速である。
第２図で１０は論理回路モデルの論理ユニツト
群、１１は論理機能モデルの動作機能群を表わ
す。ここで、IUは命令制御ユニツト、BUはバツ
フア制御ユニツト、FUは浮動小数点演算ユニツ
ト、GUは汎用演算ユニツト、SUは記憶制御ユ
ニツト、CUは共通制御ユニツトを表わしている。
群、１１は論理機能モデルの動作機能群を表わ
す。ここで、IUは命令制御ユニツト、BUはバツ
フア制御ユニツト、FUは浮動小数点演算ユニツ
ト、GUは汎用演算ユニツト、SUは記憶制御ユ
ニツト、CUは共通制御ユニツトを表わしている。
第２図において、TMPは次のように実行され
る。まず、初期設定部の命令を論理機能モデルで
高速に実行し、論理機能モデルが初期設定部の命
令を実行し終つた時、命令実行モデルを、それ迄
の論理機能モデルから論理開回路モデルへ切換え
る。次に、論理回路モデルで、試験実行部の命令
を実行し、論理回路モデルが試験実行部の命令を
実行し終つた時、命令実行モデルを、今度は前と
逆に、論理回路モデルから論理機能モデルへ切換
える。そして、論理機能モデルで、結果判定部の
命令を高速に実行し、結果判定部の命令を実行し
終ると、論理機能モデルは、引き読き、次試験の
初期設定部の命令を実行し始める。以後、これを
繰り返し、TMPの各試験部を、順次、実行する。
る。まず、初期設定部の命令を論理機能モデルで
高速に実行し、論理機能モデルが初期設定部の命
令を実行し終つた時、命令実行モデルを、それ迄
の論理機能モデルから論理開回路モデルへ切換え
る。次に、論理回路モデルで、試験実行部の命令
を実行し、論理回路モデルが試験実行部の命令を
実行し終つた時、命令実行モデルを、今度は前と
逆に、論理回路モデルから論理機能モデルへ切換
える。そして、論理機能モデルで、結果判定部の
命令を高速に実行し、結果判定部の命令を実行し
終ると、論理機能モデルは、引き読き、次試験の
初期設定部の命令を実行し始める。以後、これを
繰り返し、TMPの各試験部を、順次、実行する。
次に、第３図により従来技術による論理シミユ
レーシヨンのシステム構成とその詳細動作例とを
説明する。
レーシヨンのシステム構成とその詳細動作例とを
説明する。
まず、論理回路モデル１２は、動作経過を詳細
に計算できる基本論理素子によつて構成された、
IU，BU，FU，GU，SU，CU等、被試験情報処
理装置を構成する論理ユニツト群１５と、各ユニ
ツトに散在するCPU状態語１６１（以下、PSW
と略称する）、汎用レジスタ１６２（以下、GR
と略称する）、制御レジスタ１６３（以下、CRと
略称する）等のレジスタ系擬似プロシジヤ１６
（以下、REG系擬似プロシジヤと略称する）とか
ら構成されている。
に計算できる基本論理素子によつて構成された、
IU，BU，FU，GU，SU，CU等、被試験情報処
理装置を構成する論理ユニツト群１５と、各ユニ
ツトに散在するCPU状態語１６１（以下、PSW
と略称する）、汎用レジスタ１６２（以下、GR
と略称する）、制御レジスタ１６３（以下、CRと
略称する）等のレジスタ系擬似プロシジヤ１６
（以下、REG系擬似プロシジヤと略称する）とか
ら構成されている。
次に、論理機能モデル１３は、通常の情報処理
装置（被試験情報処理装置でもよい）の機能動作
を、機械語命令により記述表現した一種の擬似プ
ロシジヤで、前記論理回路モデルに対応し、内部
に、IU，BU，FU，GU，SU，CU等各ユニツト
の動作機能群１７と、PSW１８１、GR１８２、
CR１８３等の内部レジスタ１８を有している。
また、連絡ルーチン１４は、論理シミユレーシヨ
ン言語、及び、機械語命令により記述され、両モ
デル間の命令実行制御と情報の伝達を行う。メモ
リ系擬似プロシジヤ８（以下、RAM系擬似プロ
シジヤと略称する）は、被試験情報処理装置の各
種メモリを論理シミユレーシヨン言語により記述
したものであり、論理回路モデル１２、論理機能
モデル１３の両方から共通にアクセスされる。
装置（被試験情報処理装置でもよい）の機能動作
を、機械語命令により記述表現した一種の擬似プ
ロシジヤで、前記論理回路モデルに対応し、内部
に、IU，BU，FU，GU，SU，CU等各ユニツト
の動作機能群１７と、PSW１８１、GR１８２、
CR１８３等の内部レジスタ１８を有している。
また、連絡ルーチン１４は、論理シミユレーシヨ
ン言語、及び、機械語命令により記述され、両モ
デル間の命令実行制御と情報の伝達を行う。メモ
リ系擬似プロシジヤ８（以下、RAM系擬似プロ
シジヤと略称する）は、被試験情報処理装置の各
種メモリを論理シミユレーシヨン言語により記述
したものであり、論理回路モデル１２、論理機能
モデル１３の両方から共通にアクセスされる。
次に、このようなシステム構成に於ける論理シ
ミユレーシヨンの詳細動作例を説明する。
ミユレーシヨンの詳細動作例を説明する。
最初に、連絡ルーチン１４が論理回路モデル１
２の初期リセツト、クロツクの発生、PSW１６
１，GR１６２，CR１６３等各レジスタへの初期
値の設定等のSIM開始処理を行う。その後、
PSW１６１，GR１６２，CR１６３等各レジス
タ、及び、種々の情報を伴い、論理機能モデル処
理１３を起動する。論理機能モデル処理１３は、
初期設定部の命令を実行する為、連絡ルーチン１
４経由で受け取つたREG系擬似プロシジヤ１６
内のPSW１６１，GR１６２，CR１６３等の情
報を内部レジスタ１８へセツトし、その後、内部
レジスタ１８内のPSW１８１で指定された命令
を、RAM系擬似プロシジヤ８（例えば、MS８
１）から読み出す。
２の初期リセツト、クロツクの発生、PSW１６
１，GR１６２，CR１６３等各レジスタへの初期
値の設定等のSIM開始処理を行う。その後、
PSW１６１，GR１６２，CR１６３等各レジス
タ、及び、種々の情報を伴い、論理機能モデル処
理１３を起動する。論理機能モデル処理１３は、
初期設定部の命令を実行する為、連絡ルーチン１
４経由で受け取つたREG系擬似プロシジヤ１６
内のPSW１６１，GR１６２，CR１６３等の情
報を内部レジスタ１８へセツトし、その後、内部
レジスタ１８内のPSW１８１で指定された命令
を、RAM系擬似プロシジヤ８（例えば、MS８
１）から読み出す。
この読み出された命令を解読し、オペランドの
指定がレジスタの場合は、論理機能モデル１３内
の内部レジスタ１８から、また、オペランドの指
定がメモリの場合は、RAM系擬似プロシジヤ８
から必要なオペランドを読み出す。読み出したオ
ペランドにより、所定の演算を行い、格納先のオ
ペランドの指定がレジスタの場合は論理機能モデ
ル１３内の内部レジスタ１８へ、演算結果をセツ
トし、また、メモリの場合はRAM系擬似プロシ
ジヤ８へ演算結果を書き込む。命令を実行し終つ
たら、PSW１８１の命令アドレスを更新し、次
の命令を読み出し、同様の方法で、再び、命令を
実行する。この動作を、初期設定部の全命令に対
して繰り返す。
指定がレジスタの場合は、論理機能モデル１３内
の内部レジスタ１８から、また、オペランドの指
定がメモリの場合は、RAM系擬似プロシジヤ８
から必要なオペランドを読み出す。読み出したオ
ペランドにより、所定の演算を行い、格納先のオ
ペランドの指定がレジスタの場合は論理機能モデ
ル１３内の内部レジスタ１８へ、演算結果をセツ
トし、また、メモリの場合はRAM系擬似プロシ
ジヤ８へ演算結果を書き込む。命令を実行し終つ
たら、PSW１８１の命令アドレスを更新し、次
の命令を読み出し、同様の方法で、再び、命令を
実行する。この動作を、初期設定部の全命令に対
して繰り返す。
論理機能モデル１３は、初期設定部の命令を実
行し終つた時、命令実行動作を中断し、更新済の
PSW１８１，GR１８２，CR１８３等各レジス
タ、及び、種々の情報の連絡ルーチン１４へ送
る。連絡ルーチン１４は、論理機能モデル１３か
ら受け取つた情報に基き、論理シミユレーシヨン
継続の必要性を判定する。継続が必要ない場合
は、結果コード表示等のSIM終了処理を行う。継
続が必要な場合は、論理機能モデルから送られた
PSW１８１，GR１８２，CR１８３等各レジス
タの値を、論理回路モデル１２内REG系擬似プ
ロシジヤ１６へセツトし、論理回路モデル１２を
起動する。論理回路モデル１２は、試験実行部を
実行する為、連絡ルーチン１４によりセツトされ
たPSW１６１の情報を参照し、指定された命令
をRAM系擬似プロシジヤ８から読み出す。この
読み出した命令を解読し、オペランドの指定がレ
ジスタの場合はREG系擬似プロシジヤ１６から、
また、オペランドの指定がメモリの場合はRAM
系擬似プロシジヤ８から、必要なオペランドを読
み出す。読み出したオペランドにより、所定の演
算を行う。演算結果の格納に際しても、オペラン
ドの指定がレジスタの場合は、REG系擬似プロ
シジヤ１６へ演算結果をセツトし、また、オペラ
ンドの指定がメモリの場合は、RAM系擬似プロ
シジヤ８へ演算結果を書き込む。命令を実行し終
つたら、PSW１６１の命令アドレスを更新し、
次の命令を読み出す。以下、同様の方法で、再
び、命令を実行する。この動作を試験実行部の全
命令に対して繰り返す。
行し終つた時、命令実行動作を中断し、更新済の
PSW１８１，GR１８２，CR１８３等各レジス
タ、及び、種々の情報の連絡ルーチン１４へ送
る。連絡ルーチン１４は、論理機能モデル１３か
ら受け取つた情報に基き、論理シミユレーシヨン
継続の必要性を判定する。継続が必要ない場合
は、結果コード表示等のSIM終了処理を行う。継
続が必要な場合は、論理機能モデルから送られた
PSW１８１，GR１８２，CR１８３等各レジス
タの値を、論理回路モデル１２内REG系擬似プ
ロシジヤ１６へセツトし、論理回路モデル１２を
起動する。論理回路モデル１２は、試験実行部を
実行する為、連絡ルーチン１４によりセツトされ
たPSW１６１の情報を参照し、指定された命令
をRAM系擬似プロシジヤ８から読み出す。この
読み出した命令を解読し、オペランドの指定がレ
ジスタの場合はREG系擬似プロシジヤ１６から、
また、オペランドの指定がメモリの場合はRAM
系擬似プロシジヤ８から、必要なオペランドを読
み出す。読み出したオペランドにより、所定の演
算を行う。演算結果の格納に際しても、オペラン
ドの指定がレジスタの場合は、REG系擬似プロ
シジヤ１６へ演算結果をセツトし、また、オペラ
ンドの指定がメモリの場合は、RAM系擬似プロ
シジヤ８へ演算結果を書き込む。命令を実行し終
つたら、PSW１６１の命令アドレスを更新し、
次の命令を読み出す。以下、同様の方法で、再
び、命令を実行する。この動作を試験実行部の全
命令に対して繰り返す。
論理回路モデル１２は、試験実行部の命令を実
行し終つた時、命令実行動作を中断し、更新済の
PSW１６１，GR１６２，CR１６３等各レジス
タ、及び、種々の情報を連絡ルーチン１４へ送
る。連絡ルーチン１４は、論理回路モデル１２が
更新したPSW１６１，GR１６２，CR１６３等
各レジスタ、及び、起動に必要な種々の情報を伴
い、論理機能モデル１３を起動する。論理機能モ
デル１３は、結果判定部の命令を実行する為、連
絡ルーチン１４経由で受け取つたPSW１６１，
GR１６２，CR１６３等の情報を内部レジスタ１
８へセツトし、その後PSW１８１で指定された
命令をRAM系擬似プロシジヤ８から読み出す。
行し終つた時、命令実行動作を中断し、更新済の
PSW１６１，GR１６２，CR１６３等各レジス
タ、及び、種々の情報を連絡ルーチン１４へ送
る。連絡ルーチン１４は、論理回路モデル１２が
更新したPSW１６１，GR１６２，CR１６３等
各レジスタ、及び、起動に必要な種々の情報を伴
い、論理機能モデル１３を起動する。論理機能モ
デル１３は、結果判定部の命令を実行する為、連
絡ルーチン１４経由で受け取つたPSW１６１，
GR１６２，CR１６３等の情報を内部レジスタ１
８へセツトし、その後PSW１８１で指定された
命令をRAM系擬似プロシジヤ８から読み出す。
以下、初期設定部の命令を実行したのと同様の
方法で命令実行を繰り返し、結果判定部の命令を
全て実行する。
方法で命令実行を繰り返し、結果判定部の命令を
全て実行する。
論理機能モデル１３は、結果判定部の命令を実
行し終つた時、TMP上で試験が継続している場
合には、次試験の初期設定部と前記と同様の方法
により実行する。そして、次試験の初期設定部の
命令を実行し終つた時、または、TMP上で試験
が継続してなくて、TMPを最後迄実行し終つた
時、論理機能モデル１３は命令実行動作を中断ま
たは停止し、更新済のPSW１８１，GR１８２，
CR１８３等各レジスタ、及び、種々の情報を連
絡ルーチン１４へ送る。
行し終つた時、TMP上で試験が継続している場
合には、次試験の初期設定部と前記と同様の方法
により実行する。そして、次試験の初期設定部の
命令を実行し終つた時、または、TMP上で試験
が継続してなくて、TMPを最後迄実行し終つた
時、論理機能モデル１３は命令実行動作を中断ま
たは停止し、更新済のPSW１８１，GR１８２，
CR１８３等各レジスタ、及び、種々の情報を連
絡ルーチン１４へ送る。
連絡ルーチン１４は、論理機能モデル１３から
受け取つた情報に基き、論理シミユレーシヨン継
続の必要性を判定する。継続が必要な場合は、前
記と同様の方法により、再度、論理回路モデル１
２を起動し、論理回路モデル１２は命令実行を繰
り返す。継続が必要ない場合は、前記同様方法に
より、結果コード表示等のSIM終了処理を行い、
論理シミユレーシヨンを終了する。
受け取つた情報に基き、論理シミユレーシヨン継
続の必要性を判定する。継続が必要な場合は、前
記と同様の方法により、再度、論理回路モデル１
２を起動し、論理回路モデル１２は命令実行を繰
り返す。継続が必要ない場合は、前記同様方法に
より、結果コード表示等のSIM終了処理を行い、
論理シミユレーシヨンを終了する。
上記従来技術では、被試験情報処理装置を構成
する複数の論理ユニツトの内、一部のユニツトの
論理回路モデルが先行して開発されても、全ユニ
ツトの論理回路モデルが揃わない限り、TMPを
用いた論理シミユレーシヨンによる先行ユニツト
の論理検証を行うことができないという問題があ
る。
する複数の論理ユニツトの内、一部のユニツトの
論理回路モデルが先行して開発されても、全ユニ
ツトの論理回路モデルが揃わない限り、TMPを
用いた論理シミユレーシヨンによる先行ユニツト
の論理検証を行うことができないという問題があ
る。
また、一部のユニツトの論理検証であつても、
他ユニツトを継続しなければならないので、論理
シミユレーシヨンを行つても、他ユニツトに論理
誤り等があつた場合、期待した結果が得られない
問題がある。
他ユニツトを継続しなければならないので、論理
シミユレーシヨンを行つても、他ユニツトに論理
誤り等があつた場合、期待した結果が得られない
問題がある。
さらに、論理回路モデルが大規模となる為、論
理シミユレーシヨンで使用する計算機メモリ量や
計算機時間等が増加し、そのため、ジヨブ出力の
ターンアラウンドタイムが長くなる問題がある。
理シミユレーシヨンで使用する計算機メモリ量や
計算機時間等が増加し、そのため、ジヨブ出力の
ターンアラウンドタイムが長くなる問題がある。
本発明の目的は、かかる問題を解決すべく、被
試験情報処理装置が複数の論理ユニツトから構成
されていても、一部のユニツトの論理回路モデル
だけで、TMPを用いた論理シミユレーシヨンを
実施し、早期に、効率よい論理検証を行うことに
ある。
試験情報処理装置が複数の論理ユニツトから構成
されていても、一部のユニツトの論理回路モデル
だけで、TMPを用いた論理シミユレーシヨンを
実施し、早期に、効率よい論理検証を行うことに
ある。
また、他の目的として、論理回路モデルの小規
模化により、論理シミユレーシヨンで使用する計
算機メモリ量や計算機時間等、計算機資源の縮減
を行い、論理シミユレーシヨンの効率向上を図る
ことにある。
模化により、論理シミユレーシヨンで使用する計
算機メモリ量や計算機時間等、計算機資源の縮減
を行い、論理シミユレーシヨンの効率向上を図る
ことにある。
上記目的は、被試験情報処理装置の論理の一部
を被試験ユニツトとして定義した論理回路モデル
と、論理回路モデルに対応するインタフエースに
おいて動作機能を分離可能にした論理機能モデル
と、このインタフエースにおいて必要となる種々
の情報を論理回路モデルと論理機能モデルとの間
で伝達し合い、両モデル間の命令実行制御を行う
連絡部とを設けることにより、達成される。
を被試験ユニツトとして定義した論理回路モデル
と、論理回路モデルに対応するインタフエースに
おいて動作機能を分離可能にした論理機能モデル
と、このインタフエースにおいて必要となる種々
の情報を論理回路モデルと論理機能モデルとの間
で伝達し合い、両モデル間の命令実行制御を行う
連絡部とを設けることにより、達成される。
TMPを構成する複数命令の内、１個の命令の
実行処理についての作用を説明する。
実行処理についての作用を説明する。
まず、論理機能モデルで命令実行処理を始め
る。論理機能モデルの機能動作が、論理回路モデ
ルで定義した被試験ユニツトに対応する動作機能
とのインタフエースのとろこ迄実行された時、論
理機能モデルは命令実行処理を中断する。中断時
の論理機能モデルの情報を、連絡部が論理回路モ
デルへ伝える。論理回路モデルは、その情報に基
き、論理機能モデルでの命令実行処理を継続する
形で、命令実行処理を始める。論理回路モデルで
の命令実行処理が終つた時、連絡部は、その時の
論理回路モデルの情報を論理機能モデルへ伝え
る。論理機能モデルは、その情報に基き、論理回
路モデルでの命令実行処理を継続する形で、被試
験ユニツトに対応する動作機能とのインタフエー
スのところから命令実行処理を再開する。
る。論理機能モデルの機能動作が、論理回路モデ
ルで定義した被試験ユニツトに対応する動作機能
とのインタフエースのとろこ迄実行された時、論
理機能モデルは命令実行処理を中断する。中断時
の論理機能モデルの情報を、連絡部が論理回路モ
デルへ伝える。論理回路モデルは、その情報に基
き、論理機能モデルでの命令実行処理を継続する
形で、命令実行処理を始める。論理回路モデルで
の命令実行処理が終つた時、連絡部は、その時の
論理回路モデルの情報を論理機能モデルへ伝え
る。論理機能モデルは、その情報に基き、論理回
路モデルでの命令実行処理を継続する形で、被試
験ユニツトに対応する動作機能とのインタフエー
スのところから命令実行処理を再開する。
以下、本発明の一実施例の、第１図、第４図に
より詳細に説明する。
より詳細に説明する。
第４図は、本発明により論理シミユレーシヨン
の動作原理を説明する図である。
の動作原理を説明する図である。
第４図で、２０は論理回路モデルの論理ユニツ
ト、２１は論理機能モデルの動作機能群を表わ
す。一般に、論理機能モデルの命令実行処理速度
は、論理回路モデルの命令実行処理速度に比し、
103〜104倍高速である。IU，BU，FU，GU，
SU，CU等は、第２図で説明したものと同様で、
情報処理装置を構成する論理ユニツトを示す。
ト、２１は論理機能モデルの動作機能群を表わ
す。一般に、論理機能モデルの命令実行処理速度
は、論理回路モデルの命令実行処理速度に比し、
103〜104倍高速である。IU，BU，FU，GU，
SU，CU等は、第２図で説明したものと同様で、
情報処理装置を構成する論理ユニツトを示す。
本実施例では、論理回路モデルとして、GUと
略称する汎用演算ユニツトのみが定義されている
場合を例により説明する。
略称する汎用演算ユニツトのみが定義されている
場合を例により説明する。
まず、初期設定部の命令を、従来方法と同様に
して論理機能モデルで高速に実行する。この論理
機能モデルが初期設定部の命令を実行し終つた
時、本発明の方法による論理シミユレーシヨンモ
ードでは、試験実行部もまた、引き続き、論理機
能モデルで実行を始める。そして、論理機能モデ
ルの機能動作が、論理回路モデルで定義したGU
に相当する動作機能とのインタフエースのところ
まで進んだ時、論理機能モデルは、命令実行処理
を中断し、命令実行モデルを、それ迄の論理機能
モデルから論理回路モデルへ切り換える。論理回
路モデルは、論理機能モデルでの命令実行処理を
継続する形で、GU２０としての命令実行処理を
行う。論理回路モデルでの命令実行処理が終つた
時、命令実行モデルを、今度は前と逆に、論理回
路モデルから論理機能モデルへ切り換える。論理
機能モデルは、論理回路モデルでの命令実行処理
を継続する形で、GU２０に相当する動作機能と
のインタフエースのところから命令実行を再開
し、命令実行の残りの処理を行う。以後、同様に
して、試験実行部の個々の命令を、論理回路モデ
ルと論理機能モデルとにより、順次実行する。
して論理機能モデルで高速に実行する。この論理
機能モデルが初期設定部の命令を実行し終つた
時、本発明の方法による論理シミユレーシヨンモ
ードでは、試験実行部もまた、引き続き、論理機
能モデルで実行を始める。そして、論理機能モデ
ルの機能動作が、論理回路モデルで定義したGU
に相当する動作機能とのインタフエースのところ
まで進んだ時、論理機能モデルは、命令実行処理
を中断し、命令実行モデルを、それ迄の論理機能
モデルから論理回路モデルへ切り換える。論理回
路モデルは、論理機能モデルでの命令実行処理を
継続する形で、GU２０としての命令実行処理を
行う。論理回路モデルでの命令実行処理が終つた
時、命令実行モデルを、今度は前と逆に、論理回
路モデルから論理機能モデルへ切り換える。論理
機能モデルは、論理回路モデルでの命令実行処理
を継続する形で、GU２０に相当する動作機能と
のインタフエースのところから命令実行を再開
し、命令実行の残りの処理を行う。以後、同様に
して、試験実行部の個々の命令を、論理回路モデ
ルと論理機能モデルとにより、順次実行する。
両モデルにより、試験実行部の命令が全て実行
し終つた時、論理機能モデルは、従来方法と同様
にして、引き続き、結果判定部の命令を実行し始
める。結果判定部の命令を実行し終ると、論理機
能モデルは、引き続き、次試験の初期設定部の命
令を実行し始める。以後、これを繰り換し、
TMPの各試験部を順次実行する。
し終つた時、論理機能モデルは、従来方法と同様
にして、引き続き、結果判定部の命令を実行し始
める。結果判定部の命令を実行し終ると、論理機
能モデルは、引き続き、次試験の初期設定部の命
令を実行し始める。以後、これを繰り換し、
TMPの各試験部を順次実行する。
次に、第１図により本発明による論理シミユレ
ーシヨンのシステム構成の一実施例とその詳細動
作を説明する。
ーシヨンのシステム構成の一実施例とその詳細動
作を説明する。
論理回路モデル１は、第３図で述べたのと同じ
基本論理素子によつて構成された、被試験情報処
理装置内の汎用演算を行うGU４と、GUに存在
するPSW５１，GR５２等、及び、GUと他のユ
ニツトとのインタフエース動作で必要となる命令
バツフアレジスタ５３（以下、IBRと略す）、オ
ペランドバツフアレジスタ５４（以下、OBRと
略す）等のREG系擬似プロシジヤ５とから構成
されている。また、論理機能モデル２は、第３図
で述べたのと同じ論理機能モデルに、新たに、動
作モードにより、GUに相当する動作機能６に至
るインタフエースのところで、論理機能モデルの
命令実行処理を、中断および再開する機能を設け
たものである。連絡ルーチン３は、第３図に述べ
たのと同様に、論理シミユレーシヨン言語、機械
語命令により記述され、前記両モデル間の情報の
伝達と命令実行制御を行う。RAM系擬似プロシ
ジヤ８は、第３図で述べたものと同じである。
基本論理素子によつて構成された、被試験情報処
理装置内の汎用演算を行うGU４と、GUに存在
するPSW５１，GR５２等、及び、GUと他のユ
ニツトとのインタフエース動作で必要となる命令
バツフアレジスタ５３（以下、IBRと略す）、オ
ペランドバツフアレジスタ５４（以下、OBRと
略す）等のREG系擬似プロシジヤ５とから構成
されている。また、論理機能モデル２は、第３図
で述べたのと同じ論理機能モデルに、新たに、動
作モードにより、GUに相当する動作機能６に至
るインタフエースのところで、論理機能モデルの
命令実行処理を、中断および再開する機能を設け
たものである。連絡ルーチン３は、第３図に述べ
たのと同様に、論理シミユレーシヨン言語、機械
語命令により記述され、前記両モデル間の情報の
伝達と命令実行制御を行う。RAM系擬似プロシ
ジヤ８は、第３図で述べたものと同じである。
さて、このシステムに於ける論理シミユレーシ
ヨンの詳細動作を説明する。
ヨンの詳細動作を説明する。
まず、最初に、連絡ルーチン３が論理回路モデ
ル１の初期リセツト、クロツクの発生、PSW５
１，GR５２等各レジスタへの初期値の設定等の
SIM開始処理を行う。その後、PSW５１，GR５
２等各レジスタ、及び、種々の情報を伴い、論理
機能モデル２を起動する。論理機能モデル２は、
従来方法と同様にして、初期設定部の命令を実行
する。その為、論理機能モデル２は、連絡ルーチ
ン３経由で受け取つたPSW５１，GR５２等の情
報を内部レジスタ７へセツトし、その後、PSW
７１で指定された命令をRAM系擬似プロシジヤ
８（例えば、MS８１）から読み出す。この命令
を解読し、オペランドの指定がレジスタの場合
は、論理機能モデル２内の内部レジスタ７から、
また、オペランドの指定がメモリの場合は、
RAM系擬似プロシジヤ８から、必要なオペラン
ドを読み出す。読み出したオペランドにより、所
定の演算を行い、格納先きのオペランドの指定が
レジスタの場合は、論理機能モデル２内の内部レ
ジスタ７へ演算結果をセツトし、また、メモリの
場合は、RAM系擬似プロシジヤ８へ演算結果を
書き込む。命令を実行し終つたら、RSW７１の
命令アドレスを更新し、次の命令を読み出し、前
記と同様の方法で、再び、命令を実行する。この
動作を初期設定部の全命令に対して繰り返す。
ル１の初期リセツト、クロツクの発生、PSW５
１，GR５２等各レジスタへの初期値の設定等の
SIM開始処理を行う。その後、PSW５１，GR５
２等各レジスタ、及び、種々の情報を伴い、論理
機能モデル２を起動する。論理機能モデル２は、
従来方法と同様にして、初期設定部の命令を実行
する。その為、論理機能モデル２は、連絡ルーチ
ン３経由で受け取つたPSW５１，GR５２等の情
報を内部レジスタ７へセツトし、その後、PSW
７１で指定された命令をRAM系擬似プロシジヤ
８（例えば、MS８１）から読み出す。この命令
を解読し、オペランドの指定がレジスタの場合
は、論理機能モデル２内の内部レジスタ７から、
また、オペランドの指定がメモリの場合は、
RAM系擬似プロシジヤ８から、必要なオペラン
ドを読み出す。読み出したオペランドにより、所
定の演算を行い、格納先きのオペランドの指定が
レジスタの場合は、論理機能モデル２内の内部レ
ジスタ７へ演算結果をセツトし、また、メモリの
場合は、RAM系擬似プロシジヤ８へ演算結果を
書き込む。命令を実行し終つたら、RSW７１の
命令アドレスを更新し、次の命令を読み出し、前
記と同様の方法で、再び、命令を実行する。この
動作を初期設定部の全命令に対して繰り返す。
論理機能モデル２が、初期設定部の命令を実行
し終つた時、従来方法では、直ちに、論理機能モ
デル１３による命令実行動作を停止し、命令実行
モデルを論理機能モデル１３から論理回路モデル
１２へ切り換え、論理回路モデル１２で試験実行
部の命令を実行したのに対し、本発明では、引き
続き、論理機能モデル２が試験実行部の命令を実
行し始める。実行対象の命令が試験実行部の命令
であり、かつ、命令実行開始であることから、フ
ローチヤート上は「演算前」になり、論理機能モ
デル２は、初期設定部の命令の実行と同様に、更
新されたPSW７１で指定された命令をRAM系擬
似プロシジヤ８から読み出しIBR７３にセツトす
る。この命令を解読し、オペランド指定がレジス
タの場合は、そのままにしておき、オペランドの
指定がメモリの場合にのみ、RAM系擬似プロシ
ジヤ８から必要なオペランドを読み出し、OBR
にセツトする。次に、このオペランドを用いて演
算を行うが、本実施例では、汎用演算を行うGU
４を論理回路モデル１として定義しているので、
論理機能モデル２での命令実行処理は、ここで一
旦、中断し、更新済のGR７２，IBR７３，OBR
７４等各レジスタ、及び、種々の情報を連絡ルー
チン３へ送る。連絡ルーチン３は、論理機能モデ
ル２から受け取つた情報に基き、論理シミユレー
シヨン継続の必要性を判定する。継続が必要ない
場合は、結果コード表示等のSIM終了処理を行
う。継続が必要な場合は、論理機能モデルから送
られたPSW７１，GR７２，IBR７３，OBR７４
等各レジスタの値を論理回路モデル１内REG系
擬似プロシジヤ５へセツトし、論理回路モデル１
を起動する。論理回路モデル１は、連絡ルーチン
３によりIBR５３にセツトされた命令を参照し、
オペランドの指定がレジスタの場合は、GR５２
等のデータを用いて、また、オペランドの指定が
メモリの場合は、OBR５４のデータを用いて、
演算を行う。演算結果の格納に際しても、オペラ
ンドの指定がレジスタの場合は、GR５２等へ、
また、メモリの場合は、OBR５４に、演算の結
果をセツトする。
し終つた時、従来方法では、直ちに、論理機能モ
デル１３による命令実行動作を停止し、命令実行
モデルを論理機能モデル１３から論理回路モデル
１２へ切り換え、論理回路モデル１２で試験実行
部の命令を実行したのに対し、本発明では、引き
続き、論理機能モデル２が試験実行部の命令を実
行し始める。実行対象の命令が試験実行部の命令
であり、かつ、命令実行開始であることから、フ
ローチヤート上は「演算前」になり、論理機能モ
デル２は、初期設定部の命令の実行と同様に、更
新されたPSW７１で指定された命令をRAM系擬
似プロシジヤ８から読み出しIBR７３にセツトす
る。この命令を解読し、オペランド指定がレジス
タの場合は、そのままにしておき、オペランドの
指定がメモリの場合にのみ、RAM系擬似プロシ
ジヤ８から必要なオペランドを読み出し、OBR
にセツトする。次に、このオペランドを用いて演
算を行うが、本実施例では、汎用演算を行うGU
４を論理回路モデル１として定義しているので、
論理機能モデル２での命令実行処理は、ここで一
旦、中断し、更新済のGR７２，IBR７３，OBR
７４等各レジスタ、及び、種々の情報を連絡ルー
チン３へ送る。連絡ルーチン３は、論理機能モデ
ル２から受け取つた情報に基き、論理シミユレー
シヨン継続の必要性を判定する。継続が必要ない
場合は、結果コード表示等のSIM終了処理を行
う。継続が必要な場合は、論理機能モデルから送
られたPSW７１，GR７２，IBR７３，OBR７４
等各レジスタの値を論理回路モデル１内REG系
擬似プロシジヤ５へセツトし、論理回路モデル１
を起動する。論理回路モデル１は、連絡ルーチン
３によりIBR５３にセツトされた命令を参照し、
オペランドの指定がレジスタの場合は、GR５２
等のデータを用いて、また、オペランドの指定が
メモリの場合は、OBR５４のデータを用いて、
演算を行う。演算結果の格納に際しても、オペラ
ンドの指定がレジスタの場合は、GR５２等へ、
また、メモリの場合は、OBR５４に、演算の結
果をセツトする。
論理回路モデル１に於いて、所定の演算処理が
全て終ると、論理回路モデル１は、更新済のGR
５２，OBR５４等各レジスタ、及び、種々の情
報を連絡ルーチン３へ送る。連絡ルーチン３は、
論理回路モデル１が更新したGR５２，OBR５４
等各レジスタ、及び、起動に必要な種々の情報を
伴い、論理機能モデル２を起動する。論理機能モ
デル２は、連絡ルーチン３経由で受け取つたGR
５２，OBR５４等の情報を内部レジスタ７へセ
ツトした後、試験実行部の命令の残りの処理を行
う。演算結果の格納に際しても、オペランドの指
定がメモリの場合は、OBR７４にセツトされた
演算結果をRAM系擬似プロシジヤ８へ書き込
む。オペランドの指定がレジスタの場合は、演算
結果が、既に、内部レジスタ７のGR７２にセツ
トされているので、そのままにする。
全て終ると、論理回路モデル１は、更新済のGR
５２，OBR５４等各レジスタ、及び、種々の情
報を連絡ルーチン３へ送る。連絡ルーチン３は、
論理回路モデル１が更新したGR５２，OBR５４
等各レジスタ、及び、起動に必要な種々の情報を
伴い、論理機能モデル２を起動する。論理機能モ
デル２は、連絡ルーチン３経由で受け取つたGR
５２，OBR５４等の情報を内部レジスタ７へセ
ツトした後、試験実行部の命令の残りの処理を行
う。演算結果の格納に際しても、オペランドの指
定がメモリの場合は、OBR７４にセツトされた
演算結果をRAM系擬似プロシジヤ８へ書き込
む。オペランドの指定がレジスタの場合は、演算
結果が、既に、内部レジスタ７のGR７２にセツ
トされているので、そのままにする。
この様にして、１個の命令が、「論理機能モデ
ル２→論理回路モデル１→論理機能モデル２」を
経て、実行し終ると、論理機能モデル２は、
PSW７１の命令アドレスを更新し、次の命令を
読み出し、前記同様の方法で、再び、命令を実行
し始める。この動作を試験実行部の全命令に対し
て繰り返す。
ル２→論理回路モデル１→論理機能モデル２」を
経て、実行し終ると、論理機能モデル２は、
PSW７１の命令アドレスを更新し、次の命令を
読み出し、前記同様の方法で、再び、命令を実行
し始める。この動作を試験実行部の全命令に対し
て繰り返す。
両モデルにより試験実行部の命令を全て実行し
終ると、論理機能モデル２は、結果判定部の命令
を実行し始める。論理機能モデル２は、初期設定
部の命令を実行したのと同様の方法で命令実行を
繰り返し、結果判定部の命令を全て実行する。論
理機能モデル２は、結果判定部の命令を実行し終
つた時、TMP上で試験が継続している場合には、
次試験の初期設定部を前記と同様方法により実行
する。そして、次試験の初期設定部の命令を実行
し終つた時、前述の方法で試験実行部の命令を命
令実行処理を始める。前述のようにして、試験実
行部の命令の命令実行処理が論理回路モデルとの
インタフエースのとろこ迄進んだ時、または、
TMP上で試験が継続していなくて、TMPを最後
迄実行し終つた時、論理機能モデル２は命令実行
動作を中断または停止し、更新済のPSW７１，
GR７２，OBR７４等各レジスタ、及び、種々の
情報を連絡ルーチン３へ送る。連絡ルーチン３
は、論理機能モデル２から受け取つた情報に基
き、論理シミユレーシヨン継続の必要性を判定す
る。継続が必要な場合は、前述の方法により、再
度、論理回路モデル１を起動し、論理回路モデル
１は命令実行を繰り返す。継続が必要ない場合
は、前記同様方法により、結果コード表示等の
SIM終了処理を行い、論理シミユレーシヨンを終
了する。
終ると、論理機能モデル２は、結果判定部の命令
を実行し始める。論理機能モデル２は、初期設定
部の命令を実行したのと同様の方法で命令実行を
繰り返し、結果判定部の命令を全て実行する。論
理機能モデル２は、結果判定部の命令を実行し終
つた時、TMP上で試験が継続している場合には、
次試験の初期設定部を前記と同様方法により実行
する。そして、次試験の初期設定部の命令を実行
し終つた時、前述の方法で試験実行部の命令を命
令実行処理を始める。前述のようにして、試験実
行部の命令の命令実行処理が論理回路モデルとの
インタフエースのとろこ迄進んだ時、または、
TMP上で試験が継続していなくて、TMPを最後
迄実行し終つた時、論理機能モデル２は命令実行
動作を中断または停止し、更新済のPSW７１，
GR７２，OBR７４等各レジスタ、及び、種々の
情報を連絡ルーチン３へ送る。連絡ルーチン３
は、論理機能モデル２から受け取つた情報に基
き、論理シミユレーシヨン継続の必要性を判定す
る。継続が必要な場合は、前述の方法により、再
度、論理回路モデル１を起動し、論理回路モデル
１は命令実行を繰り返す。継続が必要ない場合
は、前記同様方法により、結果コード表示等の
SIM終了処理を行い、論理シミユレーシヨンを終
了する。
尚、本発明に述べた論理シミユレーシヨン方法
は、論理回路モデル１、論理機能モデル２を構成
する論理ユニツト名称、論理ユニツト数が、本実
施例で述べた論理ユニツト名称、論理ユニツト数
と異る場合でも、同様に適用される。
は、論理回路モデル１、論理機能モデル２を構成
する論理ユニツト名称、論理ユニツト数が、本実
施例で述べた論理ユニツト名称、論理ユニツト数
と異る場合でも、同様に適用される。
また、論理回路モデルとして、信号のレベル変
換と信号の伝達を行うアダプタシステムを経由し
て、実機の論理回路を直接に接続する場合に於い
ても、同様に、適用可能である。
換と信号の伝達を行うアダプタシステムを経由し
て、実機の論理回路を直接に接続する場合に於い
ても、同様に、適用可能である。
本実施例によれば、被試験情報処理装置が複数
個の論理ユニツトから構成されていても、一部の
ユニツトの論理回路モデルを用意するだけで、
TMPを用いた論理シミユレーシヨンができるの
で、先行して開発されたユニツトの論理を、
TMPを用いて、早期に、効率よく検証すること
ができる。
個の論理ユニツトから構成されていても、一部の
ユニツトの論理回路モデルを用意するだけで、
TMPを用いた論理シミユレーシヨンができるの
で、先行して開発されたユニツトの論理を、
TMPを用いて、早期に、効率よく検証すること
ができる。
また、一部の論理ユニツトの論理回路モデルだ
けを使用する為、論理回路モデルが小規模とな
り、論理シミユレーシヨンで使用する計算機メモ
リ量の減少、及び、計算機時間の短縮ができると
いう効果が得られる。
けを使用する為、論理回路モデルが小規模とな
り、論理シミユレーシヨンで使用する計算機メモ
リ量の減少、及び、計算機時間の短縮ができると
いう効果が得られる。
以上の説明から明らかなように、本発明によれ
ば、被試験情報処理装置が複数個の論理ユニツト
から構成されていても、一部のユニツトの論理回
路モデルを用意するだけで、TMPを用いた論理
シミユレーシヨンができるので、論理回路モデル
が小規模となり、論理シミユレーシヨンで使用す
る計算機メモリ量の減少、及び、計算機時間の短
縮ができるという効果が得られる。
ば、被試験情報処理装置が複数個の論理ユニツト
から構成されていても、一部のユニツトの論理回
路モデルを用意するだけで、TMPを用いた論理
シミユレーシヨンができるので、論理回路モデル
が小規模となり、論理シミユレーシヨンで使用す
る計算機メモリ量の減少、及び、計算機時間の短
縮ができるという効果が得られる。
第１図は本発明による論理シミユレーシヨン装
置の一実施例を示すシステム構成と動作を説明す
るための図、第２図は従来技術による論理シミユ
レーシヨン装置の動作原理を説明するための図、
第３図は従来技術による論理シミユレーシヨン装
置のシステム構成と動作を説明するための図、第
４図は本発明による論理シミユレーシヨン装置の
一実施例の動作原理を説明するための図である。 １……論理回路モデル、２……論理機能モデ
ル、３……連絡ルーチン、４……汎用演算ユニツ
ト、５……REG系擬似プロシジヤ、５１……
PSW、５２……GR、５３……IBR、５４……
OBR、６……論理機能モデル内のGU相当の動作
機能、７……内部レジスタ、７１……PSW、７
２……GR、７３……IBR、７４……OBR、８…
…RAM系擬似プロシジヤ、８１……MS、２０
……論理回路モデルの論理ユニツト、２１……論
理機能モデルの動作機能群。
置の一実施例を示すシステム構成と動作を説明す
るための図、第２図は従来技術による論理シミユ
レーシヨン装置の動作原理を説明するための図、
第３図は従来技術による論理シミユレーシヨン装
置のシステム構成と動作を説明するための図、第
４図は本発明による論理シミユレーシヨン装置の
一実施例の動作原理を説明するための図である。 １……論理回路モデル、２……論理機能モデ
ル、３……連絡ルーチン、４……汎用演算ユニツ
ト、５……REG系擬似プロシジヤ、５１……
PSW、５２……GR、５３……IBR、５４……
OBR、６……論理機能モデル内のGU相当の動作
機能、７……内部レジスタ、７１……PSW、７
２……GR、７３……IBR、７４……OBR、８…
…RAM系擬似プロシジヤ、８１……MS、２０
……論理回路モデルの論理ユニツト、２１……論
理機能モデルの動作機能群。
Claims (1)
- １ 汎用コンピユータ上に、被試験情報処理装置
と論理的に等価な論理モデルを形成し、試験プロ
グラムの命令を前記論理モデルに与えて論理動作
を行わせる論理シミユレーシヨン方法において、
被試験情報処理装置の論理の一部を被試験論理ユ
ニツトとして定義し、該論理ユニツトを動作経過
を詳細に計算できる基本論理素子で構成した論理
回路モデルと、前記被試験情報処理装置の論理の
機能動作を機械語命令で記述した論理機能モデル
と、前記両モデル間の情報の伝達と前記試験プロ
グラムの命令実行制御を行う連絡部とを用意し、
かつ、前記論理機能モデルが前記被試験論理ユニ
ツトをアクセスする直前の動作まで実行したこと
を検出し前記論理機能モデルの命令実行処理を続
行するか否かを決定する手段を設けた論理シミユ
レーシヨン方法であつて、前記連絡部が前記論理
機能モデルに前記試験プログラムの各命令の命令
実行処理を指示し、前記論理機能モデルの実行処
理動作が前記処理続行可否決定手段の結果により
中断された場合はその旨を前記連絡部に報告し、
その後前記連絡部が前記論理回路モデルに起動を
かけることにより、前記被試験論理ユニツトの論
理動作を前記論理回路モデルで実行させることが
できることを特徴とする情報処理装置の論理シミ
ユレーシヨン方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61023782A JPS62182939A (ja) | 1986-02-07 | 1986-02-07 | 情報処理装置の論理シミユレ−シヨン方法 |
| US07/011,068 US4918594A (en) | 1986-02-07 | 1987-02-04 | Method and system for logical simulation of information processing system including logic circuit model and logic function model |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61023782A JPS62182939A (ja) | 1986-02-07 | 1986-02-07 | 情報処理装置の論理シミユレ−シヨン方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62182939A JPS62182939A (ja) | 1987-08-11 |
| JPH0533423B2 true JPH0533423B2 (ja) | 1993-05-19 |
Family
ID=12119893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61023782A Granted JPS62182939A (ja) | 1986-02-07 | 1986-02-07 | 情報処理装置の論理シミユレ−シヨン方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4918594A (ja) |
| JP (1) | JPS62182939A (ja) |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01209542A (ja) * | 1988-02-17 | 1989-08-23 | Hitachi Ltd | 論理検証装置 |
| JPH01243136A (ja) * | 1988-03-24 | 1989-09-27 | Hitachi Ltd | 論理シミュレーション方式 |
| US5452231A (en) * | 1988-10-05 | 1995-09-19 | Quickturn Design Systems, Inc. | Hierarchically connected reconfigurable logic assembly |
| US5329470A (en) * | 1988-12-02 | 1994-07-12 | Quickturn Systems, Inc. | Reconfigurable hardware emulation system |
| US5109353A (en) * | 1988-12-02 | 1992-04-28 | Quickturn Systems, Incorporated | Apparatus for emulation of electronic hardware system |
| US5572708A (en) * | 1989-02-28 | 1996-11-05 | Nec Corporation | Hardware simulator capable of dealing with a description of a functional level |
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| US5353243A (en) | 1989-05-31 | 1994-10-04 | Synopsys Inc. | Hardware modeling system and method of use |
| US5369593A (en) | 1989-05-31 | 1994-11-29 | Synopsys Inc. | System for and method of connecting a hardware modeling element to a hardware modeling system |
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| JPH0362202A (ja) * | 1989-07-31 | 1991-03-18 | Japan Electron Control Syst Co Ltd | 制御プログラム開発装置 |
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| US5438673A (en) * | 1990-08-17 | 1995-08-01 | Cray Research, Inc. | Automatic interface for CPU real machine and logic simulator diagnostics |
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