JPH0683699A - データ読み出し方式 - Google Patents

Abstract

(57)【要約】 【目的】 高速な４ウエイのインタリーブ方式によるデ
ータ読み出しを、低コスト，省スペースで行なえるよう
にすること。 【構成】 それぞれＣＰＵ（中央処理装置）からのアド
レスをカウントする２個のアドレスカウンタ５２０，５
２２からの２セットのアドレスをそれぞれ２バンクから
なる２個の命令ＲＯＭ５３０，５３１と５３２，５３３
とに順次出力するようにし、メモリ制御部であるＲＯＭ
コントーラ５１０が各命令ＲＯＭから読み出されるデー
タをマルチプレクサ５４０によって選択して出力させ
る。あるいは、ＣＰＵからのアドレスをカウントする第
１のアドレスカウンタからのアドレスと、そのアドレス
をカウントする第２のアドレスカウンタからのアドレス
とをそれぞれ上記２バンクからなる２組のメモリに順次
出力してもよい。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、レーザプリンタのコ
ントローラボードやマイクロコンピュータボード等のマ
イクロコンピュータ（プロセッサ）を使用する各種機器
における、マイクロコンピュータ内でのデータ読み出し
方式に関する。

【０００２】

【従来の技術】マイクロコンピーュータは、中央処理装
置（以下「ＣＰＵ」という）と、プログラムメモリであ
るＲＯＭ及びデータメモリであるＲＡＭ等によって構成
されており、ＣＰＵがＲＯＭからプログラムされている
命令データを順次アドレスして読み出し、その命令を受
け取って処理を実行していく。

【０００３】そのため、例えば図４に示すように、１個
の命令ＲＯＭ（Ｉnst.ＲＯＭ：以下単にＲＯＭという）
１３０に対して、メモリ制御部であるＲＯＭ制御部１１
０とアドレスカウンタ１２０とを設け、図示しないＣＰ
ＵからアドレスＡ２〜１６をアドレスカウンタ１２０に
与えると共に、制御信号としてのクロック信号ＣＬＫ，
命令リクエスト信号／ＩＲＥＱ，命令バーストリクエス
ト信号／ＩＢＲＥＱをＲＯＭ制御部１１０に与えること
により、ＲＯＭ制御部１１０がアドレスカウンタ１２０
にロード信号／ＬＤとクロックＣＫを、命令ＲＯＭ１３
０に出力許可（アウトプット・イネーブル）信号／ＯＥ
を与えて、命令ＲＯＭ１３０から３２ビットの命令デー
タＩ０〜３１を順次読み出すようにしたものがある。

【０００４】ＲＯＭ制御部１１０は、ＣＰＵからバース
トモードでの命令読み出しを要求する命令バーストリク
エスト信号／ＩＢＲＥＱを受けるとバースト認識信号／
ＩＢＡＣＫを返信し、アクセスを終了するとレデイ信号
／ＩＲＤＹを送信する。この説明に使用されている信号
名はＡＭＤ社のＲＩＳＣプロセッサＡｍ２９０００の信
号であり、以下の説明にもこれを使用する。なお、各信
号名を示す記号の前に付してある「／」は負論理（ロー
アクティブ）の信号を意味する。

【０００５】この場合、ＣＰＵが出したアドレスをアド
レスカウンタ１２０がラッチするが、ＣＰＵがアドレス
を出さずに命令ＲＯＭ１３０を連続アクセスするバース
トモードの時は、ＲＯＭ制御部１１０がアドレスカウン
タ１２０をカウントアップし、その出力が命令ＲＯＭ１
３０のアドレスになる。

【０００６】この方式では、命令ＲＯＭ１３０のアドレ
スに対するデータの出力の時間で命令の実行スピードが
決まる。通常、ＲＯＭのアドレスに対するデータの出力
に要する時間は１００〜２００ｎｓ程度である。従っ
て、１２ＭＨｚ以上のＣＰＵを使用すると１命令に複数
クロックかかるので、ＲＩＳＣプロセッサの利点を生か
すことができない。

【０００７】そこで、高速のＣＰＵを使用する場合に
は、図５〜図７に示すようなバンクインタリーブ方式に
よるデータの読み出しがなされている。図５と図６に示
すのは２ウエイのバンクインタリーブ方式を使用した例
であり、２１０，３１０はＲＯＭ制御部、２２０，２２
１，３２０，３２１はアドレスカウンタ、２３０，２３
１，３３０，３３１は命令ＲＯＭ、３４０はマルチプレ
クサである。

【０００８】そして、命令ＲＯＭ２３０，３３０には偶
数アドレスの命令データが、ＲＯＭ２３１，３３１には
奇数アドレスの命令データが格納されている。これらの
ＲＯＭをバンクとも云う。バーストモードでは偶数、奇
数が交互にアクセスされるので、偶数アドレスの命令Ｒ
ＯＭ２３０または３３０をアクセスしている時に奇数ア
ドレスの命令ＲＯＭ２３１又は３３１にアドレスを出す
ことにより、早く命令ＲＯＭの動作を開始させることが
でき、１クロックで１命令も可能になる。

【０００９】ＲＯＭ制御部２１０又は３１０は、ＣＰＵ
からのアドレスの１ビットＡ２を受けて、図５の方式で
は命令ＲＯＭ２３０，２３１の出力許可信号／ＯＥで、
図６の方式ではマルチプレクサ３４０を制御して、それ
ぞれデータを切り替えて各命令ＲＯＭから読み出された
命令データを共通のデータバスへＩ０〜３１として順次
出力する。通常、命令ＲＯＭが出力許可信号／ＯＥを受
けてからデータを出力するまでの時間より、マルチプレ
クサのセレクトからデータを出力するまでの時間の方が
短い。従って図６の方が読み出しスピードは速いが、マ
ルチプレクサの分だけ高価になる。

【００１０】しかし、いずれも図４に示した方式よりデ
ータの読み出しが速く、１命令に１クロックでの動作も
可能である。ところが、ＣＰＵの周波数がさらに上った
場合には、このような２ウエイのバンクインタリーブ方
式でも１命令に複数クロックかかってしまう。そのよう
な場合には、図７に示すような４ウエイのバンクインタ
リーブ方式を使用する。図７において、４１０はＲＯＭ
制御部、４２０〜４２３はアドレスカウンタ、４３０〜
４３３は命令ＲＯＭ，４４０はマルチプレクサである。

【００１１】この場合の動作は基本的には図６に示した
ものの場合と同じであり、分割されているバンクの数が
２つから４つになっただけである。バーストモードの時
はＲＯＭ４３０〜４３３が常にイネーブルになってい
て、ＲＯＭ制御部４１０がＣＰＵからのアドレスの２ビ
ットＡ２，Ａ３を受けてマルチプレクサ４４０に２ビッ
トのセレクト信号を出力することにより、マルチプレク
サ４４０が４個のＲＯＭ４３０〜４３３から読み出され
る命令データを順番に選んでＩ０〜３１として出力して
いく。このようにすれば、２５ＭＨｚ以上のクロック速
度のＣＰＵにも対応できる。

【００１２】

【発明が解決しようとする課題】通常のＣＰＵのアドレ
スは２進数なので、バンクのインタリーブは２つ（２ウ
エイ）又は４つ（４ウエイ）が一般的である。これは、
ＣＰＵのスピードによって切り替えられ、より速く動作
が必要な場合は４ウエイのインタリーブを使用する。

【００１３】このようなメモリアクセス部分は通常ゲー
トアレイ等のＡＳＩＣにすることが多い（図４〜図７に
おいて破線で囲んだ部分が通常ＡＳＩＣの内部に入れら
れる部分）が、４ウエイのインタリーブでは４つのバン
クに別々にアドレスを与えるため、ピン数が非常に多く
なってしまう。その結果、コストアップとなり、また省
スペース化しにくいという欠点があった。この発明は上
記の点に鑑みてなされたものであり、高速な４ウエイの
インタリーブ方式によるデータ読み出しを、低コスト，
省スペースで行なえるようにすることを目的とする。

【００１４】

【課題を解決するための手段】この発明は上記の目的を
達成するため、上述したようなインタリーブ方式でメモ
リ制御部が４バンクに分割されたメモリに記憶されてい
るデータをアドレスカウンタを用いて順次読み出すデー
タ読み出し方式において、メモリを２バンクずつの２組
に分け、それぞれ中央処理装置からのアドレスをカウン
トする２個のアドレスカウンタからの２セットのアドレ
スをそれぞれ上記各組を構成するメモリに順次出力する
ようにし、メモリ制御部が１バンク毎のメモリから読み
出されるデータをマルチプレクサによって選択して出力
させることを特徴とする。

【００１５】また、メモリを２バンクずつの２組に分
け、それぞれ中央処理装置からのアドレスをカウントす
る第１のアドレスカウンタからのアドレスと、該アドレ
スをカウントする第２のアドレスカウンタからのアドレ
スとをそれぞれ上記各組を構成するメモリに順次出力す
るようにし、メモリ制御部が１バンク毎のメモリから読
み出されるデータをマルチプレクサによって選択して出
力させることもできる。

【００１６】

【作用】第１番目の発明によれば、それぞれ中央処理装
置からのアドレスをカウントする２個のアドレスカウン
タからの２セットのアドレスをそれぞれ２バンクからな
る２組のメモリに順次出力するようにし、メモリ制御部
が１バンク毎のメモリから読み出されるデータをマルチ
プレクサによって選択して出力させるので、ピン数が少
なくなり、高速な４ウエイのインタリーブ方式によるデ
ータ読み出しを低コスト，省スペースで実現することが
できる。

【００１７】第２番目の発明によれば、それぞれ中央処
理装置からのアドレスをカウントする第１のアドレスカ
ウンタからのアドレスと、そのアドレスをカウントする
第２のアドレスカウンタからのアドレスとをそれぞれ２
バンクからなる２組のメモリに順次出力するようにし、
メモリ制御部が１バンク毎のメモリから読み出されるデ
ータをマルチプレクサによって選択して出力させるの
で、第２のアドレスカウンタをＡＳＩＣの外に出すこと
によってピン数をさらに減らすことができる。

【００１８】

【実施例】以下、この発明の実施例を図面に基づいて具
体的に説明する。図１はこの発明の第１実施例を示すブ
ロック図であり、５１０はＲＯＭ制御部、５２０，５２
２は２個のアドレスカウンタ、５３０〜５３３は４バン
ク（Ｂ０〜Ｂ３）に分割されたメモリである命令ＲＯ
Ｍ、５４０はマルチプレクサである。なお、命令ＲＯＭ
５３０〜５３３は、５３０と５３１の組と５３２と５３
３の組の２組に分けられている。

【００１９】この実施例の動作を図２のタイムチャート
に示す。ＣＰＵアドレスは、図１のアドレスＡ４〜２０
に相当し、ＣＰＵからのアドレスを表わす。ＲＯＭアド
レス０，２はそれぞれアドレスカウンタ５２０，５２２
の出力を、データＤ０〜Ｄ３はそれぞれ命令ＲＯＭ５３
０〜５３３の出力を、バンクセレクトはマルチプレクサ
５４０でどの命令ＲＯＭからの出力を選んでいるか（Ｂ
０：ＲＯＭ５３０，Ｂ１：ＲＯＭ５３１，Ｂ２：ＲＯＭ
５３２，Ｂ３：ＲＯＭ５３３）をそれぞれ表わす。

【００２０】そして、２個のアドレスカウンタ５２０，
５２２の出力である２セットのＲＯＭアドレス０，２を
２組の命令ＲＯＭ５３０，５３１と５３２，５３３に順
次出力し、ＲＯＭ制御部５１０がＣＰＵからのアドレス
の２ビットＡ２，Ａ３を受けてマルチプレクサ５４０に
２ビットのセレクト信号を出力することにより、マルチ
プレクサ５４０が４個のＲＯＭ５３０〜５３３から読み
出される命令データＤ０〜Ｄ３を順番に選んでＩ０〜３
１として出力する。

【００２１】そのＩ０〜３１がＣＰＵが読み込む命令と
なり、このタイムチャートより、システムクロックＳＹ
ＳＣＬＫのＳ８の立上りでＲＯＭ５３０（Ｂ０）のデー
タ、Ｓ１０の立上りでＲＯＭ５３１（Ｂ１）のデータ、
Ｓ１２の立上りでＲＯＭ５３２（Ｂ２）のデータ、Ｓ１
４の立上りでＲＯＭ５３３（Ｂ３）のデータというよう
に、１クロックで１つの命令を実行していることがわか
る。

【００２２】ここで、図４乃至図７に示したものにおい
て、破線で囲まれた部分が通常ゲートアレー等のＡＳＩ
Ｃの内部に入れられる部分であるが、その部分だけで使
用されるピン数はそれぞれ２０本，３８本，３７本，７
０本である。４ウエイのインタリーブ方式を用いた図１
の実施例においては、破線で囲まれたＡＳＩＣ内部に入
れられる部分だけで使用されるピン数は３６本であり、
図７に示した４ウエイのインタリーブ方式を用いたもの
よりピン数が３４本減っており、より小さな構成（低コ
スト，省スペース）でＲＩＳＣプロセッサの特徴である
１クロック１命令を実施することができる。

【００２３】図３はこの発明の第２実施例を示すブロッ
ク図であり、６１０はＲＯＭ制御部、６２０は第２のア
ドレスカウンタ、６２２は第１のアドレスカウンタ、６
３０〜６３３は４バンクに分割されたメモリである命令
ＲＯＭ、６４０はマルチプレクサである。この実施例で
も、命令ＲＯＭ６３０〜６３３は、６３０と６３１の組
と６３２と６３３の組の２組に分けられている。この実
施例の動作は、基本的には図１に示した第１実施例の場
合と同じである。

【００２４】相違する点は第１実施例の場合はアドレス
カウンタ５２０，５２２の入力がいずれもＣＰＵからの
アドレスになっていたが、図３の第２実施例では第１の
アドレスカウンタ６２２の入力はＣＰＵからのアドレス
であるが、第２のアドレスカウンタ６２０の入力が第１
のアドレスカウンタ６２２の出力になったことである。
すなわち、この第２実施例では、ＣＰＵからのアドレス
をカウントする第１のアドレスカウンタ６２２が出力す
るＲＯＭアドレスを命令ＲＯＭ６３２，６３３に、その
ＲＯＭアドレスをカウントする第２のアドレスカウンタ
６２０が出力するＲＯＭアドレスを命令ＲＯＭ６３０，
６３１に順次出力する。それによって、第２のアドレス
カウンタ６２０をカウントアップするタイミングが若干
変わるだけで、その他の動作は前述の第１実施例の場合
と同じである。

【００２５】この実施例においても、破線で囲まれた部
分が通常ゲートアレー等のＡＳＩＣの内部に入れられる
部分であり、その部分だけで使用されるピン数は１９本
であり、図１に示した第１実施例における３６本よりさ
らに１７本減っている。但し、図１と比較すると、ＡＳ
ＩＣの外にアドレスカウンタが必要になる。ＡＳＩＣの
ピン数には限界があり、外に回路を付加しても、なるべ
くピン数を減らしたい場合がある。そのような時には、
この図３の実施例は有効となる。

【００２６】なお、上述した各実施例では、命令ＲＯＭ
から命令データを読み出す場合について説明したが、こ
れに限るものではなく、他のデータを格納したＲＯＭあ
るいはＲＡＭ等のメモリからデータを読み出す場合に
も、この発明によるデータ読み出し方式を適用すること
が可能である。

【００２７】

【発明の効果】以上説明してきたように、この発明によ
れば、高速な４ウエイのインタリーブ方式によるデータ
読み出しを、低コスト，省スペースで行なうことができ
る。

【図面の簡単な説明】

【図１】この発明の第１実施例を示すブロック図であ
る。

【図２】図１の実施例の動作を示すタイミング図であ
る。

【図３】この発明の第２実施例を示すブロック図であ
る。

【図４】従来の単一のメモリからのデータ読み出し例を
説明するためのブロック図である。

【図５】従来の２ウエイのインタリーブ方式のデータ読
み出し例を説明するためのブロック図である。

【図６】同じく２ウエイのインタリーブ方式のデータ読
み出しの他の例を説明するためのブロック図である。

【図７】従来の４ウエイのインタリーブ方式のデータ読
み出し例を説明するためのブロック図である。

【符号の説明】

５１０，６１０ ＲＯＭ制御部（メモリ制御部） ５２０，５２２，６２０，６２２ アドレスカウンタ ５３０〜５３３，６３０〜６３３ 命令ＲＯＭ（メモ
リ） ５４０，６４０ マルチプレクサ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 中央処理装置からのアドレスと制御信号
   によって、メモリ制御部が４バンクに分割されたメモリ
   に記憶されているデータをアドレスカウンタを用いて順
   次読み出すデータ読み出し方式において、 前記メモリを２バンクずつの２組に分け、それぞれ前記
   中央処理装置からのアドレスをカウントする２個のアド
   レスカウンタからの２セットのアドレスをそれぞれ前記
   各組を構成するメモリに順次出力するようにし、前記メ
   モリ制御部が１バンク毎のメモリから読み出されるデー
   タをマルチプレクサによって選択して出力させることを
   特徴とするデータ読み出し方式。
2. 【請求項２】 中央処理装置からのアドレスと制御信号
   によって、メモリ制御部が４バンクに分割されたメモリ
   に記憶されているデータをアドレスカウンタを用いて順
   次読み出すデータ読み出し方式において、 前記メモリを２バンクずつの２組に分け、それぞれ前記
   中央処理装置からのアドレスをカウントする第１のアド
   レスカウンタからのアドレスと、該アドレスをカウント
   する第２のアドレスカウンタからのアドレスとをそれぞ
   れ前記各組を構成するメモリに順次出力するようにし、
   前記メモリ制御部が１バンク毎のメモリから読み出され
   るデータをマルチプレクサによって選択して出力させる
   ことを特徴とするデータ読み出し方式。