JPH08147214A - メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】 バーストアクセスが開始されるアドレスに依
らず、常に、高速にアクセスを完了させることができる
メモリ装置を提供する。 【構成】 メモリ装置へのバーストアクセスが開始され
たＣＰＵサイクルにおいて、そのスタートアドレスが奇
数であった場合に、アドレスカウンタ１２_EVENに対し
て、その内部に記憶されたアドレスのカウントアップを
指示するための信号“*CE-EVEN”をＣＰＵサイクルとは
非同期に出力するメモリコントローラ１１と、アドレス
カウンタ１２_EVENのカウントアップが可能なように、Ｃ
ＰＵサイクルとは非同期な“*LOAD ”信号を生成するLO
AD信号生成回路１４をメモリ装置に設ける。これによ
り、アクセス開始後、３ＣＰＵサイクル目で、メモリバ
ンク１３ _EVENに、２番目のデータを出力させることがで
きることになり、奇数アドレススタート時にも、２ＣＰ
Ｕサイクル目からデータを出力できることになる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリ装置に係わり、
特に、アドレスインタリーブされた複数のメモリバンク
を備えたバーストアクセスが可能なメモリ装置に関す
る。

【０００２】

【従来の技術】ＲＩＳＣ(Reduced Instruction Set Com
puter)タイプのＣＰＵには、バーストアクセスというメ
モリアクセスモードをサポートしているものがある。バ
ーストアクセスモードは、連続したアドレスのデータを
高速にアクセスするために設けられたアクセスモードで
あり、このアクセスモードでは、図８および図９に示し
たように、ＣＰＵ３１からアクセス対象とするメモリ装
置３２に対して、バーストアクセスを行うことを示す制
御信号と、アクセスを行うデータの最初のアドレス（ス
タートアドレス）だけが供給され、ＣＰＵ３１は、その
後、メモリ装置３２によってデータバス上に出力される
データ（データ０、データ１）を、クロック（CLK)に同
期して取得していくことにより、連続したアドレスのデ
ータのアクセスを行っていく。

【０００３】このように、バーストアクセス時には、Ｃ
ＰＵからスタートアドレスしか出力しないため、バース
トアクセスを行うＣＰＵは、ＣＰＵから供給されるスタ
ートアドレスを基に、順次、出力するデータのアドレス
を変更していく機能を備えたメモリ装置と組み合わせて
使用されることになる。

【０００４】バーストアクセスを行うＣＰＵと組み合わ
せて使用できるメモリ装置（メモリチップ）としては、
メモリチップ自体にバーストアクセスに対応できる機能
が付加されたものと、通常のメモリチップに幾つかの回
路を付加してバーストアクセスに対応できるようにした
ものとが知られている。

【０００５】このうち、前者のメモリチップ（メモリ装
置）は、製造されている種類が少なく、そのようなメモ
リチップを用いてバーストアクセスが行えるシステムを
構成した場合、システムのメモリ容量が、製造されてい
るメモリチップの容量によって制限されてしまうことに
なり、自由なシステム設計が行えないという問題があ
る。さらに、そのようなメモリチップは、高価でもある
ため、システムが高価になってしまうといった問題もあ
った。

【０００６】これに対し、後者のメモリ装置は、広く一
般的に用いられているメモリチップを用いて構成するこ
とが可能であるため、メモリ容量を任意に設定でき、ま
た、安価にシステムを構築できることにもなる。このよ
うなメモリ装置をアクセスタイムが比較的遅いメモリを
用いて構成する場合には、複数のメモリバンクを用いて
回路を組み、各メモリバンクから巡回的にデータが出力
されるように、各メモリバンクを制御することが行われ
ている。

【０００７】以下、２個のメモリバンクを用いた場合を
例に、従来のメモリ装置の概要を説明する。

【０００８】図１０に、従来の、２個のメモリバンクを
備えたメモリ装置の構成を示す。図中、*BURST、*ROMO
E、*ROMCS、CLK は、図示していない、バーストアクセ
スをサポートするＣＰＵから供給される制御信号であ
り、*RADY は、ＣＰＵに対して供給される制御信号であ
る。まず、この図を用いて、メモリ装置を構成する各回
路の概要を説明する。

【０００９】アドレスカウンタ２２_EVEN、２２_ODD は、
それぞれ、メモリコントローラ２１からイネーブルレベ
ルの信号“*LOAD ”が入力されたときに、アドレスバス
上のアドレスを取り込むとともに、そのアドレスをメモ
リバンク２３_EVEN、２３_ODDに出力するように構成され
た回路であり、イネーブルレベルの信号“*CE-EVEN”、
“*CE-ODD ”が入力された際に、内部に記憶しているア
ドレスのカウントアップを行うようにもなっている。

【００１０】メモリバンク２３_EVEN、２３_ODD は、それ
ぞれ、偶数アドレス、奇数アドレスのデータが格納され
たメモリバンクであり、各メモリバンク２３が出力すべ
きデータのアドレスはアドレスカウンタ２２_EVEN、２２
_ODD によって指定され、各メモリバンク２３は、メモリ
コントローラ２１から、イネーブルレベルの信号“*OE-
EVEN”、“*OE-ODD ”が入力された際に、該当アドレス
のデータをデータバス上に出力する。なお、ここで説明
を行っているメモリ装置では、メモリバンク２３とし
て、アクセスタイムが１ＣＰＵサイクル程度のものが用
いられる。

【００１１】メモリコントローラ２１は、ＣＰＵから入
力される制御信号（*BURST,*ROMOE,*ROMCS) 、クロック
(CLK) およびアドレスバスの最下位ビットA0を基に、ア
ドレスカウンタ２２およびメモリバンク２３を制御する
ための信号(*LOAD,*CE-EVEN,*OE-EVEN,*CE-ODD,*OE-OD
D) を作成する回路であり、図１１に示してあるよう
に、１ＣＰＵサイクル毎に、“IDLE”、“SIM-EVEN”、
“SIM-ODD ”、“preBUR-ODD”、“BUR-EVEN”、“BUR-
ODD ”といった６つの状態（ステート）を、信号“*BUR
ST”や“*ROMCS”のレベルに応じて遷移し、遷移した各
ステートにおいて、それぞれのステートに対して規定さ
れているレベルの制御信号（図１２）を出力するように
構成されている。

【００１２】まず，これらの図を用いて、シンプルアク
セス（１アドレス分のデータを出力するアクセス）時の
動作を簡単に説明することにする。

【００１３】メモリコントローラ２１がとるステートの
うち、“SIM-EVEN”、“SIM-ODD ”ステートが、シンプ
ルアクセスに応答するために用意されているステートで
あり、図１１に示してあるように、“IDLE”ステートか
ら“SIM-EVEN”ステートへの遷移は、“!ROMCS&BURST&!
A0”（信号“*ROMCS”＝“Ｌ”かつ信号“*BURST”＝
“Ｈ”かつアドレスの最下位ビットA0＝“０”）といっ
た条件下で実行され、“SIM-ODD ”ステートへの遷移
は、“!ROMCS&BURST&A0 ”（信号“*ROMCS”＝“Ｌ”か
つ信号“*BURST”＝“Ｈ”かつアドレスの最下位ビット
A0＝“１”）という条件下で実行される。

【００１４】すなわち、“SIM-EVEN”、“SIM-ODD ”ス
テートへの遷移は、信号“*BURST”によって、バースト
アクセスではないことが指示されたメモリアクセスの際
に行われる。その際、ＣＰＵから供給されたアドレスが
偶数アドレス（A0＝“０”）であった場合には、“SIM-
EVEN”ステートへの遷移が行われる。このステートで
は、図１２に示してあるように、イネーブルレベルの信
号“*OE-EVEN”がメモリバンク２３_EVENに入力されるの
で、メモリバンク２３_EVENは、アドレスカウンタ２２
_EVENから供給されているアドレスに応じたデータをデー
タバス上に出力することになり、また、そのデータがＣ
ＰＵに格納されることになる。

【００１５】なお、このように、“IDLE”ステート時に
供給が開始されるアドレスのデータを次のＣＰＵサイク
ルで出力させるために、アクセスタイムが１ＣＰＵサイ
クル程度であるメモリバンク２３が用いられている訳で
あり、さらにアクセスタイムが遅いメモリバンクを用い
る場合には、これとは異なった手順で制御が行われるこ
とになる。

【００１６】次に、バーストアクセス時の動作の説明を
行う。

【００１７】メモリコントローラ２１が遷移するステー
トのうち、“BUR-EVEN”、“preBUR-ODD”、“BUR-ODD
”ステートが、バーストアクセス要求に対処するため
に設けられているステートである。これらのステートの
うち、“BUR-EVEN”、“BUR-ODD ”は、偶数アドレスス
タート、奇数アドレススタートいずれのバーストアクセ
スにおいても使用されるが、“preBUR-ODD”ステートは
奇数アドレススタート時にのみ使用されている。

【００１８】すなわち、偶数アドレススタートのバース
トアクセスでは、信号“*ROMCS”と信号“*BURST”が共
に“Ｌ”となり、アドレスの最下位ビットA0が“０”と
なる（!ROMCS&!BURST&!A0 ）ので、図１１に示してある
ように、“IDLE”ステートから、“BUR-EVEN”ステート
への遷移が行われ、その後、バーストアクセスの終了が
ＣＰＵより指示（信号“*ROMCS”＝“Ｈ”）されない限
り、ＣＰＵサイクル毎に“BUR-ODD ”、“BUR-EVEN”ス
テート間の遷移が繰り返されるだけであり、“preBUR-O
DD”ステートへの遷移が行われることはない。

【００１９】これに対し、奇数アドレススタートのバー
ストアクセスでは、信号“*ROMCS”と信号“*BURST”が
共に“Ｌ”、アドレスの最下位ビットA0が“１”（!ROM
CS&!BURST&A0）となるので、“IDLE”ステートから、ま
ず、“preBUR-ODD”ステートへの遷移が行われ、その
後、ＣＰＵサイクル毎に“BUR-EVEN”、“BUR-ODD ”ス
テート間の遷移が繰り返されるようになっている。

【００２０】このように、奇数アドレススタート時に、
特殊なステート（“preBUR-ODD”）への遷移が行われて
いる理由を、図１３および図１４を用いて説明する。な
お、図１３は、従来のメモリ装置における、偶数アドレ
スで開始されるバーストアクセスのタイミングチャート
であり、図１４は、奇数アドレスで開始されるバースト
アクセスのタイミングチャートである。

【００２１】図１３に示してあるように、偶数アドレス
スタートのバーストアクセスでは、“IDLE”ステートか
ら、まず、“BUR-EVEN”ステートへの遷移が行われ、こ
の“BUR-EVEN”ステートにおいて、イネーブルレベルの
信号“*CE-EVEN”と“*OE-EVEN”が出力されることにな
る。このため、イネーブルレベルの信号“*OE-EVEN”を
受けるメモリバンク２３_EVENは、“SIM-EVEN”ステート
時と同様に、“IDLE”ステート時から供給されているア
ドレスのデータをデータバス上に出力することになる。

【００２２】また、“BUR-EVEN”ステートでは、“SIM-
EVEN”ステートとは異なり、イネーブルレベルの信号
“*CE-EVEN”も出力されているため、アドレスカウンタ
２２_{EV EN}は、内部に保持しているアドレスのカウントア
ップを開始し、この“BUR-EVEN”ステートの最後で、ア
ドレスカウンタ２２_EVEN内のアドレスのカウントアップ
が完了し、メモリバンク２３_EVENへの新たなアドレス
（ADD EVEN：アドレス２）の供給が開始されることにな
る。

【００２３】これにより、メモリバンク２３_EVENからデ
ータ２を４番目のＣＰＵサイクルで出力させる準備が整
うことになり、また、メモリバンク２３_ODD におけるデ
ータ１の出力準備は、２番目のＣＰＵサイクルで既に完
了しているので、図１３に示してあるように、偶数アド
レススタートのバーストアクセスでは、“IDLE”ステー
トの次から、“BUR-EVEN”、“BUR-ODD ”ステートを交
互に繰り返すことによって、２番目のＣＰＵサイクルか
ら、ＣＰＵサイクル毎にデータが順次出力できることに
なる。

【００２４】しかし、奇数アドレススタート時には、２
番目に出力することが必要なデータは、メモリバンク２
３_EVEN内に記憶されており、そのデータを指定するため
のアドレスは、ＣＰＵから供給されるスタートアドレス
とは異なるアドレスである。従って、奇数アドレススタ
ート時には、アドレスカウンタ２３_EVENに対して、予
め、アドレスのカウントアップを指示しておく必要があ
る。

【００２５】このために設けられているステートが、
“preBUR-ODD”ステートであり、従来のメモリ装置で
は、奇数アドレススタートのバーストアクセス時には、
“IDLE”ステートから、信号“*CE-EVEN”だけがイネー
ブルとされる“preBUR-ODD”ステート（図１２参照）へ
の遷移が行われるようにすることによって、図１４に示
したように、“preBUR-ODD”の次のＣＰＵサイクルから
メモリバンク２３_EVENに、２番目に必要となるデータ２
を指定するアドレス２が供給されるようにしてある。そ
して、“preBUR-ODD”ステート以後に、“BUR-ODD ”、
“BUR-EVEN”ステートを交互に遷移させることによっ
て、３番目のＣＰＵサイクル以降の各ＣＰＵサイクル毎
にデータを順次出力させている。

【００２６】

【発明が解決しようとする課題】以上説明したように、
従来のメモリ装置では、奇数アドレススタートのバース
トアクセス時には、偶数アドレススタートのバーストア
クセスに比して、同一数のデータを転送するのに必要と
される時間が、１ＣＰＵサイクル分多くなっている。

【００２７】このため、従来のメモリ装置では、たとえ
ば、コンパイラを用いてプログラミングした際に、奇数
アドレススタートのバーストアクセスが多く実行される
ようになってしまった場合などには、バーストアクセス
を用いたことによるアクセス速度の向上効果が十分に得
られないことになる。

【００２８】そこで、本発明の目的は、バーストアクセ
スが開始されるアドレスに依らず、常に、高速にアクセ
スを完了させることができるメモリ装置を提供すること
にある。

【００２９】

【課題を解決するための手段】請求項１記載の発明は、
（イ）アクセスタイムが１ＣＰＵサイクル程度の偶数ア
ドレス用メモリおよび奇数アドレス用メモリと、（ロ）
これら偶数アドレス用メモリおよび奇数アドレス用メモ
リのそれぞれに接続された、各メモリから読み出すデー
タを指定するアドレスを出力するための偶数アドレス用
および奇数アドレス用アドレスカウンタと、（ハ）ＣＰ
Ｕから供給されたバーストアクセスを開始すべきアドレ
スを偶数アドレス用および奇数アドレス用アドレスカウ
ンタに供給するとともに、そのアドレスが、奇数アドレ
ス用メモリに記憶されたデータを指定するものであった
場合には、偶数アドレス用アドレスカウンタにアドレス
のカウントアップを指示する第１指示手段と、（ニ）Ｃ
ＰＵから供給されたアドレスに応じて、偶数アドレス用
メモリおよび奇数アドレス用メモリのいずれか一方のメ
モリを最初に読み出しを行うメモリとして定めるととも
に、ＣＰＵのＣＰＵサイクルに同期して、偶数アドレス
用メモリおよび奇数アドレス用メモリを交互にデータの
読み出しを行うメモリとして特定する特定手段と、
（ホ）この特定手段によって特定されたメモリがデータ
を出力できる状態になるＣＰＵサイクルにおいて、その
メモリに対してデータの出力を指示するとともに、その
メモリに対応するアドレスカウンタにアドレスのカウン
トアップを指示する第２指示手段とを具備する。

【００３０】すなわち、請求項１記載の発明では、２つ
のメモリの内容をＣＰＵサイクルに応じて交互に読み出
してバーストアクセス要求に対応するメモリ装置に、バ
ーストアクセスを開始すべきアドレスが、奇数アドレス
用メモリに記憶されたデータを指定するものであった場
合には、ＣＰＵサイクルに依存せずに、偶数アドレス用
メモリのアドレスの指定を行う偶数アドレス用アドレス
カウンタに対して、アドレスのカウントアップを指示す
る第１指示手段を付加する。これにより、奇数アドレス
用メモリから、アクセスが要求された最初のデータを出
力させるＣＰＵサイクルにおいて、偶数アドレス用メモ
リに、次に出力すべきデータを用意させておくことがで
きることになる。

【００３１】請求項２記載の発明は、（イ）アドレスイ
ンタリーブされた、アクセスタイムが１ＣＰＵサイクル
程度の所定数のメモリと、（ロ）これら所定数のメモリ
のそれぞれに接続された、各メモリから読み出すデータ
を指定するアドレスを出力するための所定数のアドレス
カウンタと、（ニ）ＣＰＵから供給されたバーストアク
セスを開始すべきアドレスを所定数のアドレスカウンタ
に供給する供給手段と、（ホ）バーストアクセスを開始
すべきアドレスを基に、所定数のメモリのうち、対応す
るアドレスカウンタに供給されたアドレスのデータを出
力する必要がないメモリを判別する判別手段と、（ヘ）
この判別手段によって、データを出力する必要がないと
判別されたメモリのそれぞれに対応するアドレスカウン
タに対してアドレスのカウントアップを指示する第１指
示手段と、（ト）ＣＰＵから供給されたアドレスに応じ
て、所定数のメモリのうち１個のメモリを最初に読み出
しを行うメモリとして定めるとともに、ＣＰＵのＣＰＵ
サイクルに同期して、所定数のメモリを巡回的に、デー
タの読み出しを行うメモリとして特定する特定手段と、
（チ）この特定手段によって特定されたメモリがデータ
を出力できる状態になるＣＰＵサイクルにおいて、その
メモリに対してデータの出力を指示するとともに、その
メモリに対応するアドレスカウンタにアドレスのカウン
トアップを指示する第２指示手段とを具備する。

【００３２】すなわち、請求項２記載の発明では、所定
数のメモリの内容をＣＰＵサイクルに応じて巡回的に読
み出してバーストアクセス要求に対応するメモリ装置
に、バーストアクセスを開始すべきアドレスを基に、所
定数のメモリのうち、対応するアドレスカウンタに供給
されたアドレスのデータを出力する必要がないメモリを
判別する判別手段と、この判別手段によって、データを
出力する必要がないと判別されたメモリのそれぞれに対
応するアドレスカウンタに対してアドレスのカウントア
ップを指示する第１指示手段を付加する。これにより、
バーストアクセスを開始すべきアドレスのデータを、い
ずれかのメモリから出力させている間に、他のメモリに
出力すべきデータを用意させておくことができることに
なる。

【００３３】

【実施例】以下、実施例につき本発明を詳細に説明す
る。

【００３４】図１に、本発明の一実施例によるメモリ装
置の概略構成を示す。図示してあるように、実施例のメ
モリ装置は、メモリコントローラ１１と、２つのアドレ
スカウンタ１２_EVEN、１２_ODD と、２つのメモリバンク
１３_EVEN、１３_ODD と、LOAD信号生成回路１４によって
構成されている。

【００３５】アドレスカウンタ１２_EVEN、１２_ODD は、
LOAD信号生成回路１４からイネーブルレベルの信号“*L
OAD ”が入力されたときに、アドレスバス上のアドレス
を取り込むとともに、そのアドレスを“ADD EVEN”、
“ADD ODD ”として、メモリバンク１３_EVEN、１３_ODD
に出力するカウンタであり、イネーブルレベルの信号
“*CE-EVEN”または“*CE-ODD ”が入力された際に、内
部に記憶されているアドレスのカウントアップを行うよ
うにもなっている。

【００３６】メモリバンク１３_EVEN、１３_ODD は、それ
ぞれ、アクセスタイムが１ＣＰＵサイクル程度のメモリ
バンクであり、偶数アドレスのデータがメモリバンク１
３_{EV EN}に、奇数アドレスのデータがメモリバンク１３
_ODD に格納されている。メモリバンク１３_EVEN、１３
_ODD は、それぞれ、メモリコントローラ１１から、イネ
ーブルレベルの信号“*OE-EVEN”、“*OE-ODD ”が入力
された際に、アドレスカウンタ１２_EVEN、１２_ODD によ
って指定されているアドレスのデータをデータバス上に
出力する。

【００３７】メモリコントローラ１１は、ＣＰＵ（図示
せず）から入力される制御信号（*BURST,*ROMOE,*ROMC
S) 、クロック(CLK) およびアドレスバスの最下位ビッ
トA0の内容を基に、アドレスカウンタ１２およびメモリ
バンク１３を制御するための信号(*CE-EVEN,*OE-EVEN,*
CE-ODD,*OE-ODD) を作成する回路であり、基本的には、
クロックに同期して、ステート（状態）を変化させ、各
状態に対して定められているレベルの制御信号を出力す
る。また、LOAD信号生成回路１４は、ＣＰＵから入力さ
れる制御信号(*ROMOE,*ROMCS) 、クロック(CLK) を基
に、*LOAD 信号を生成する回路である。以下、図面を参
照して、実施例のメモリコントローラおよびLOAD信号生
成回路の動作の詳細を説明する。

【００３８】図２に、ＣＰＵからの各信号によって、実
施例のメモリコントローラの状態（ステート）がどのよ
うに遷移するかを模式的に示す。図示したように、実施
例のメモリコントローラは、“IDLE”、“SIM-EVEN”、
“BUR-EVEN”、“SIM-ODD ”、“BUR-ODD ”という５つ
の状態を、１ＣＰＵサイクル毎に遷移することによっ
て、ＣＰＵからのメモリアクセス要求に応答するように
構成されている。

【００３９】ＣＰＵからのアクセス要求がなされた際、
メモリコントローラは、“!ROMCS&BURST&!A0”、すなわ
ち、信号“*ROMCS”が“Ｌ”、信号“*BURST”が“Ｈ”
であり、アドレスの最下位ビットA0が“０”である場合
には、“IDLE”ステートから、“SIM-EVEN”ステートへ
遷移する。また、信号“*ROMCS”が“Ｌ”、信号“*BUR
ST”が“Ｈ”であり、最下位ビットA0が“１”であると
きには、“IDLE”ステートから、“SIM-ODD ”ステート
へ遷移する。

【００４０】そして、“!ROMCS&!BURST&!A0 ”、すなわ
ち、信号“*ROMCS”が“Ｌ”、信号“*BURST”が“Ｌ”
であり、アドレスの最下位ビットA0が“０”である場合
には、偶数アドレススタートのバーストアクセスである
ため、“IDLE”ステートから、“BUR-EVEN”ステートへ
遷移する。また、信号“*ROMCS”が“Ｌ”、信号“*BUR
ST”が“Ｌ”であり、最下位ビットA0が“１”であると
きには、奇数アドレススタートのバーストアクセスであ
るため、“IDLE”ステートから、“BUR-ODD ”ステート
への遷移が行われる。

【００４１】その後、ＣＰＵからの信号“*ROMCS”が
“Ｌ”を維持しているときには、“BUR-EVEN”、“BUR-
ODD ”ステートに交互に遷移し、信号“*ROMCS”が
“Ｈ”となったときに、“BUR-EVEN”、“BUR-ODD ”か
ら、“IDLE”への遷移が行われる。なお、“SIM-EVE
N”、“SIM-ODD ”から“IDLE”への遷移も、信号“*RO
MCS”が“Ｈ”となったときに行われる。

【００４２】図３に、これら各ステートにおいて、メモ
リコントローラおよびLOAD信号生成回路が出力する各制
御信号のレベルを示す。図示してあるように、実施例の
メモリ装置では、信号“*CE-EVEN”は、“IDLE”ステー
トを除くステートでは、ＣＰＵサイクルに同期して制御
されているが、“IDLE”ステートでは、アドレスの最下
位ビットA0に応じて、非同期に制御されている。また、
信号“*LOAD ”も、“!LOAD = !ROMCS&ROMOE&CLK”とい
ったように、非同期に制御されている。

【００４３】このようなタイミングで各制御信号を出力
するメモリコントローラおよびLOAD信号生成回路によっ
て、実施例のメモリ装置は、バーストアクセス要求に対
して以下のように動作することになる。

【００４４】まず、図４に示したタイミングチャートを
用いて、偶数アドレススタート時の動作を説明する。

【００４５】図４に示したように、第１番目のＣＰＵサ
イクル（“IDLE”ステート）では、アドレスバス上にＣ
ＰＵから供給されているスタートアドレスが、LOAD信号
生成回路が出力するイネーブルレベルの信号“*LOAD ”
を受けたアドレスカウンタ１２_EVEN、１２_ODD にロード
されることになる。そして、アドレスカウンタ１
２_{EV EN}、１２_ODD は、ロードしたスタートアドレス（最
下位ビットを除く）を、そのまま、“ADD EVEN”（アド
レス０）、“ADD ODD ”（アドレス１）として、各メモ
リバンクに供給する。なお、各メモリバンクのアクセス
タイムは、既に説明したように、１ＣＰＵサイクル程度
であるため、“ADD EVEN”、“ADD ODD ”が供給が行わ
れる１番目のＣＰＵサイクルでは、データの出力準備が
整わず、次のＣＰＵサイクルにおいて、データ出力準備
が整うことになる。

【００４６】また、この“IDLE”ステートでは、図３に
示したように、非同期制御されている信号“*CE-EVEN”
が、アドレスカウンタ１２_EVENに供給されることになる
が、、この場合、スタートアドレスが偶数であるため、
見かけ上は、ＣＰＵサイクルに同期した形で、“Ｈ”レ
ベルの信号“*CE-EVEN”がアドレスカウンタ１２_EVENに
供給されることになる。

【００４７】“IDLE”ステートの次のＣＰＵサイクルで
は、信号“*ROMCS”が“Ｌ”、信号“*BURST”が“Ｌ”
であり、アドレスの最下位ビットA0が“０”（すなわ
ち、偶数アドレススタートのバーストアクセス）である
ので、メモリコントローラ２１は、“BUR-EVEN”ステー
トをとり、アドレスカウンタ１２_EVENに対して、アドレ
スのカウントアップを指示する“Ｌ”レベルの信号“*C
E-EVEN”（図３参照）を出力し、また、メモリバンク１
３_EVENに対して、データのデータバスへの出力を指示す
る“Ｌ”レベルの信号“*OE-EVEN”（図示せず）を出力
する。

【００４８】このため、この“BUR-EVEN”ステートの最
後で、アドレスカウンタ１２_EVEN内のアドレスのカウン
トアップがなされ、また、このＣＰＵサイクルでは、信
号“*RADY ”が“Ｌ”とされているため、メモリバンク
１３_EVENからデータバス上に供給されたアドレス０のデ
ータが、ＣＰＵに格納されることになる。

【００４９】図３に示してあるように、３番目のＣＰＵ
サイクルの開始時においても、バーストモードが続行さ
れていた場合には、メモリコントローラは、“BUR-ODD
”ステートに移行し、イネーブルレベルの信号“*OE-O
DD ”を出力する（図示せず）ことによって、メモリバ
ンク１３_ODD に対して、データの出力を指示するととも
に、イネーブルレベルの信号“*CE-ODD ”を出力するこ
とによって、アドレスカウンタ１２_ODD に対して、内部
に記憶されているアドレスのカウンタアップを指示す
る。

【００５０】実施例のメモリ装置では、このようなデー
タの出力（“BUR-EVEN”、“BUR-ODD ”という２つのス
テートの繰り返し）が、信号“*BURST”が“Ｌ”である
限り続行され、信号“*BURST”または“*ROMCS”がディ
セーブルになったときに、メモリからのデータ出力が停
止されることになる。

【００５１】次に、図５を用いて、奇数アドレススター
ト時の動作を説明する。

【００５２】図５に示したように、第１番目のＣＰＵサ
イクル（“IDLE”ステート）では、アドレスバス上にＣ
ＰＵから供給されているスタートアドレスが、LOAD信号
生成回路が出力するイネーブルレベルの信号“*LOAD ”
を受けたアドレスカウンタ１２_EVEN、１２_ODD にロード
され、アドレスカウンタ１２_EVEN、１２_ODD は、ロード
したスタートアドレス（最下位ビットを除く）を、その
まま、“ADD EVEN”(アト゛レス 0)、“ADD ODD ”(アト゛レス 1)
として、各メモリバンクに供給する。

【００５３】この際、アドレスの最下位ビットAOは
“１”であるため、メモリコントローラは、図示してあ
るように非同期的に変化する信号“*CE-EVEN”を出力す
ることになり、信号“*CE-EVEN”を受けたアドレスカウ
ンタ１２_EVENは、内部に記憶されたアドレスのカウント
アップを開始する。これにより、この“IDLE”ステート
の最後で、アドレスカウンタ１２_EVEN内のアドレスのカ
ウントアップがなされることになる。なお、LOAD信号生
成回路１４にＣＰＵサイクルとは非同期な“*LOAD”信
号を生成させているのは、このアドレスカウンタ１２
_EVENのカウントアップを可能とするためである。

【００５４】そして、信号“*ROMCS”が“Ｌ”、信号
“*BURST”が“Ｌ”であり、アドレスの最下位ビットA0
が“１”であるので、次のＣＰＵサイクルでは、メモリ
装置は、“BUR-ODD ”ステートに遷移し、メモリコント
ローラは、アドレスカウンタ１２_ODD に対して、アドレ
スのカウントアップを指示する“Ｌ”レベルの信号“*C
E-ODD ”を出力するとともに、メモリバンク１３_ODD に
対して、データのデータバスへの出力を指示する“Ｌ”
レベルの信号“*OE-ODD ”（図示せず）を出力する。

【００５５】３番目のＣＰＵサイクルにおいても、バー
ストモードが続行されていた場合には、メモリコントロ
ーラは、“BUR-EVEN”ステートに移行し、イネーブルレ
ベルの信号“*CE-EVEN”を出力することによって、アド
レスカウンタ１２_ODD に対して、内部に記憶されている
アドレスのカウントアップを指示するとともに、イネー
ブルレベルの信号“*OE-EVEN”を出力する（図示せず）
ことによって、メモリバンク１３_EVENに対して、データ
の出力を指示する。前述したように、奇数アドレススタ
ート時には、“IDLE”ステートにおいて、アドレスカウ
ンタのカウントアップが開始されており、この３番目の
ＣＰＵサイクルにおいてデータ２の出力準備が整うこと
になるので、この“BUR-EVEN”ステートでデータの出力
指示を出すことが可能になっている。

【００５６】その後、信号“*BURST”が“Ｌ”である限
り、“BUR-ODD ”、“BUR-EVEN”ステートが繰り返さ
れ、指定されたアドレスからのデータが順次データバス
上に供給されることになる。

【００５７】このように、実施例のメモリ装置では、メ
モリバンクの制御の一部に非同期制御を加えているた
め、１ＣＰＵサイクル目に、アドレスカウンタにカウン
トアップを開始させることができるようになっている。
このため、奇数アドレススタートのバーストアクセス時
にも、２番目に必要となるデータを３ＣＰＵサイクル目
に用意できるようになり、結局、奇数、偶数、いずれの
アドレスでスタートするバーストアクセスにおいても、
２ＣＰＵサイクル目から、連続してデータをＣＰＵに対
して供給できるようになっている。

【００５８】また、アクセス開始時を除くＣＰＵサイク
ルでは、ＣＰＵサイクルに同期した制御を行えば良いよ
うになっているので、システムに最適なメモリ装置を簡
単に簡単に開発できることにもなる。

【００５９】なお、実施例のメモリ装置は、A0によっ
て、２つのメモリバンクから使用するメモリバンクを特
定しているが、システムの構成やメモリの使用法に応じ
て、メモリバンクの特定に用いるビットを、他のビット
に変更しても良いことは当然である。

【００６０】また、実施例のメモリ装置は、２つのメモ
リバンクによって構成された装置であったが、本発明が
適用できるメモリバンク数には、特に制限はなく、ＣＰ
Ｕから供給されたスタートアドレスのデータの出力が必
要とされていないメモリバンクに対して、１ＣＰＵサイ
クル目にカウントアップが指示されるようにメモリコン
トローラを構成しておけば、メモリバンク数が幾つであ
っても、どのようなアドレスでスタートするバーストア
クセスに対しても、常に、２ＣＰＵサイクル目から、Ｃ
ＰＵサイクル毎にデータを順次出力させることが可能な
メモリ装置を構成することができる。

【００６１】たとえば、図６に、模式的に示したよう
に、４つのメモリバンクを使ってメモリ装置を構成する
場合において、メモリバンク０の次に出力すべきデータ
がメモリバンク１に、メモリバンク１の次に出力すべき
データがメモリバンク２にといったようにアドレスイン
タリーブが行われている場合には、たとえば、メモリバ
ンク１から始まるバーストアクセス時には、“IDLE”ス
テートにおいて、アドレスカウンタ０だけにアドレスの
カウントアップ指示が出されるようにし、また、メモリ
バンク３から始まるバーストアクセス時には、アドレス
カウンタ０ないし２にアドレスのカウントアップ指示が
出されるようにしておけば、図７に一例として示したよ
うに、２ＣＰＵサイクル目に最初のデータ（データ３）
を出力させ、その後、ＣＰＵサイクル毎に、データを順
次出力させることができることになる。

【００６２】

【発明の効果】以上、詳細に説明したように、本発明の
メモリ装置によれば、従来、スタートアドレスによって
は、遅いものとなる場合があったバーストアクセスを、
スタートアドレスに依らず、常に、高速に完了させるこ
とができる。

【００６３】この効果は、１回のバーストアクセスでア
クセスされるデータ数が少ない時に特に顕著であり、請
求項１記載の発明のように２バンク構成のメモリ装置
と、従来の２バンク構成のメモリ装置を比較した場合、
たとえば、１回のバーストアクセスで４個のデータがア
クセスされるとし、奇数、偶数アドレススタートが平均
的に行われるとすると、１回のバーストアクセスに要す
る時間が、およそ、１０％短縮される。

【００６４】また、請求項２記載の発明のように、さら
に多くのメモリを用いてメモリ装置を構成した場合に
は、従来のメモリ装置に比して、バーストアクセスが高
速化される確率が高くなるので、さらに、顕著な効果が
得られることになる。

【００６５】このため、ＦＡＸ、複写機など頻繁に少量
のデータをバーストアクセスすることになる装置に、本
発明のメモリ装置を用いた場合には、従来のメモリ装置
を用いた装置と比して、特に高速に動作する装置を得る
ことができる。

【図面の簡単な説明】

【図１】 本発明の一実施例のメモリ装置の概略構成を
示すブロック図である。

【図２】 実施例によるメモリ装置内に設けられている
メモリコントローラの状態遷移図である。

【図３】 実施例のメモリ装置内に設けられているメモ
リコントローラおよびLOAD信号生成回路が、各状態にお
いて出力する制御信号レベルを示した説明図である。

【図４】 実施例のメモリ装置に対して、偶数アドレス
で開始されるバーストアクセスを行った際のタイミング
チャートである。

【図５】 実施例のメモリ装置に対して、奇数アドレス
で開始されるバーストアクセスを行った際のタイミング
チャートである。

【図６】 本発明が適用できるメモリ装置の他の一例を
示したブロック図である。

【図７】 本発明を適用した図６に示した構成のメモリ
装置におけるバーストアクセス手順の一例を示したタイ
ミングチャートである。

【図８】 バーストアクセスが行えるＣＰＵを用いたシ
ステムの概略構成図である。

【図９】 バーストアクセスを説明するためのタイミン
グチャートである。

【図１０】 従来のメモリ装置の概略構成を示すブロッ
ク図である。

【図１１】 従来のメモリ装置内に設けられているメモ
リコントローラの状態遷移図である。

【図１２】 従来のメモリ装置内に設けられているメモ
リコントローラが、各状態において出力する制御信号レ
ベルを示した説明図である。

【図１３】 従来のメモリ装置に対して、偶数アドレス
で開始されるバーストアクセスを行った際のタイミング
チャートである。

【図１４】 従来のメモリ装置に対して、奇数アドレス
で開始されるバーストアクセスを行った際のタイミング
チャートである。

【符号の説明】

１１、２１…メモリコントローラ、１２、２２…アドレ
スカウンタ、１３、２３…メモリバンク、１４…LOAD信
号生成回路、３１…ＣＰＵ、３２…メモリ装置

Claims (2)

【特許請求の範囲】
1. 【請求項１】 アクセスタイムが１ＣＰＵサイクル程度
   の偶数アドレス用メモリおよび奇数アドレス用メモリ
   と、 これら偶数アドレス用メモリおよび奇数アドレス用メモ
   リのそれぞれに接続された、各メモリから読み出すデー
   タを指定するアドレスを出力するための偶数アドレス用
   および奇数アドレス用アドレスカウンタと、 ＣＰＵから供給されたバーストアクセスを開始すべきア
   ドレスを前記偶数アドレス用および奇数アドレス用アド
   レスカウンタに供給するとともに、そのアドレスが、奇
   数アドレス用メモリに記憶されたデータを指定するもの
   であった場合には、前記偶数アドレス用アドレスカウン
   タにアドレスのカウントアップを指示する第１指示手段
   と、 ＣＰＵから供給されたアドレスに応じて、前記偶数アド
   レス用メモリおよび奇数アドレス用メモリのいずれか一
   方のメモリを最初に読み出しを行うメモリとして定める
   とともに、前記ＣＰＵのＣＰＵサイクルに同期して、前
   記偶数アドレス用メモリおよび奇数アドレス用メモリを
   交互にデータの読み出しを行うメモリとして特定する特
   定手段と、 この特定手段によって特定されたメモリがデータを出力
   できる状態になるＣＰＵサイクルにおいて、そのメモリ
   に対してデータの出力を指示するとともに、そのメモリ
   に対応する前記アドレスカウンタにアドレスのカウント
   アップを指示する第２指示手段とを具備することを特徴
   とするメモリ装置。
2. 【請求項２】 アドレスインタリーブされた、アクセス
   タイムが１ＣＰＵサイクル程度の所定数のメモリと、 これら所定数のメモリのそれぞれに接続された、各メモ
   リから読み出すデータを指定するアドレスを出力するた
   めの所定数のアドレスカウンタと、 ＣＰＵから供給されたバーストアクセスを開始すべきア
   ドレスを前記所定数のアドレスカウンタに供給する供給
   手段と、 前記バーストアクセスを開始すべきアドレスを基に、前
   記所定数のメモリのうち、対応するアドレスカウンタに
   供給されたアドレスのデータを出力する必要がないメモ
   リを判別する判別手段と、 この判別手段によって、データを出力する必要がないと
   判別されたメモリのそれぞれに対応するアドレスカウン
   タに対してアドレスのカウントアップを指示する第１指
   示手段と、 ＣＰＵから供給されたアドレスに応じて、前記所定数の
   メモリのうち１個のメモリを最初に読み出しを行うメモ
   リとして定めるとともに、前記ＣＰＵのＣＰＵサイクル
   に同期して、前記所定数のメモリを巡回的に、データの
   読み出しを行うメモリとして特定する特定手段と、 この特定手段によって特定されたメモリがデータを出力
   できる状態になるＣＰＵサイクルにおいて、そのメモリ
   に対してデータの出力を指示するとともに、そのメモリ
   に対応する前記アドレスカウンタにアドレスのカウント
   アップを指示する第２指示手段とを具備することを特徴
   とするメモリ装置。