JPH0683720A - データバックアップ式コンピュータシステム - Google Patents
データバックアップ式コンピュータシステムInfo
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- JPH0683720A JPH0683720A JP4234786A JP23478692A JPH0683720A JP H0683720 A JPH0683720 A JP H0683720A JP 4234786 A JP4234786 A JP 4234786A JP 23478692 A JP23478692 A JP 23478692A JP H0683720 A JPH0683720 A JP H0683720A
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- Japan
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- backup
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- memory
- memory device
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- Y02B60/1225—
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Abstract
(57)【要約】
【目的】 本発明は、停電直前に処理中の重要データを
メモリに転送し停電状態でもデータを保持するためのデ
ータバックアップ式コンピュータシステムに関し、停電
発生時のＣＰＵによるデータバックアップ動作時間を短
縮し、ＣＰＵに対する負荷を低減するとともに、電源部
の二次側出力の保持時間を短縮して低容量のコンデンサ
を用いた安価な電源部を使用できるようにすることを目
的とする。 【構成】 バックアップメモリ装置６Ａが、電源断時か
ら所要時間以内に主メモリ装置３内のデータを保持する
メモリ部７のほかに、メモリ部７への書き込みアドレス
と同じ書き込みアドレスの参照用メモリ部８をそなえる
とともに、参照用メモリ部８に書き込まれたデータとメ
モリ部７に書き込まれたデータとを比較してバックアッ
プデータのチェックを行なうバックアップデータ比較・
チェック部１０をそなえて構成されたことを特徴として
いる。
メモリに転送し停電状態でもデータを保持するためのデ
ータバックアップ式コンピュータシステムに関し、停電
発生時のＣＰＵによるデータバックアップ動作時間を短
縮し、ＣＰＵに対する負荷を低減するとともに、電源部
の二次側出力の保持時間を短縮して低容量のコンデンサ
を用いた安価な電源部を使用できるようにすることを目
的とする。 【構成】 バックアップメモリ装置６Ａが、電源断時か
ら所要時間以内に主メモリ装置３内のデータを保持する
メモリ部７のほかに、メモリ部７への書き込みアドレス
と同じ書き込みアドレスの参照用メモリ部８をそなえる
とともに、参照用メモリ部８に書き込まれたデータとメ
モリ部７に書き込まれたデータとを比較してバックアッ
プデータのチェックを行なうバックアップデータ比較・
チェック部１０をそなえて構成されたことを特徴として
いる。
Description
【０００１】
【産業上の利用分野】本発明は、停電直前に処理中の重
要データをメモリに転送し停電状態においてもデータを
保持するためのデータバックアップ式コンピュータシス
テムに関する。
要データをメモリに転送し停電状態においてもデータを
保持するためのデータバックアップ式コンピュータシス
テムに関する。
【０００２】
【従来の技術】一般に、図５に示すように、ＣＰＵ（中
央演算装置）１，Ｉ／Ｏ部２，主メモリ装置３の相互を
システムバス４を介して接続して構成されるとともに電
源部５から電力供給されて動作するコンピュータシステ
ムにおいては、停電直前に処理中の重要データを消失し
ないように、システムバス４にはバックアップメモリ装
置（例えばＥＥＰＲＯＭからなるもの）６が接続されて
おり、このバックアップメモリ装置６のメモリ部に停電
直前の処理中データ，主メモリ装置３内のデータが転送
され、停電状態においてもデータが保持されるようにな
っている。
央演算装置）１，Ｉ／Ｏ部２，主メモリ装置３の相互を
システムバス４を介して接続して構成されるとともに電
源部５から電力供給されて動作するコンピュータシステ
ムにおいては、停電直前に処理中の重要データを消失し
ないように、システムバス４にはバックアップメモリ装
置（例えばＥＥＰＲＯＭからなるもの）６が接続されて
おり、このバックアップメモリ装置６のメモリ部に停電
直前の処理中データ，主メモリ装置３内のデータが転送
され、停電状態においてもデータが保持されるようにな
っている。
【０００３】ところで、電源部５は図６に示すように構
成されている。この図６において、５ａは一次側入力
（ＡＣ入力またはＤＣ入力）Ｓ1 を二次側出力（ＤＣ出
力）Ｓ 2 に変換して各部へ電力供給するＡＣ／ＤＣ（ま
たはＤＣ／ＤＣ）変換部、５ｂはこのＡＣ／ＤＣ変換部
５ａの二次側出力Ｓ2 の異状を検出する二次側出力異状
検出部、５ｃはＡＣ／ＤＣ変換部５ａの一次側入力Ｓ1
の異状を検出する一次側入力異状検出部、５ｄは二次側
出力異状検出部５ｂからの異状検出信号Ｓ4 および一次
側入力異状検出部５ｃからの異状検出信号Ｓ3 を受けて
停電警報信号Ｓ5をＣＰＵ１へ出力する停電警報出力部
である。
成されている。この図６において、５ａは一次側入力
（ＡＣ入力またはＤＣ入力）Ｓ1 を二次側出力（ＤＣ出
力）Ｓ 2 に変換して各部へ電力供給するＡＣ／ＤＣ（ま
たはＤＣ／ＤＣ）変換部、５ｂはこのＡＣ／ＤＣ変換部
５ａの二次側出力Ｓ2 の異状を検出する二次側出力異状
検出部、５ｃはＡＣ／ＤＣ変換部５ａの一次側入力Ｓ1
の異状を検出する一次側入力異状検出部、５ｄは二次側
出力異状検出部５ｂからの異状検出信号Ｓ4 および一次
側入力異状検出部５ｃからの異状検出信号Ｓ3 を受けて
停電警報信号Ｓ5をＣＰＵ１へ出力する停電警報出力部
である。
【０００４】このような構成の電源部５により、図７に
示すように、一次側入力異状検出部５ｃにより一次側入
力Ｓ1 の異状（入力の立ち下がり）を検出すると、一次
側入力異状検出部５ｃからの異状検出信号Ｓ3 が立ち上
がり、この異状検出信号Ｓ3を受けた停電警報出力部５
ｄは、停電警報信号Ｓ5 を立ち上げＣＰＵ１へ出力す
る。そして、ＡＣ／ＤＣ変換部５ａには、一次側入力Ｓ
1 が立ち下がってから所定時間Ｔ1 の間は二次側出力Ｓ
2 の出力状態を保持しうるコンデンサ（図示せず）がそ
なえられている。
示すように、一次側入力異状検出部５ｃにより一次側入
力Ｓ1 の異状（入力の立ち下がり）を検出すると、一次
側入力異状検出部５ｃからの異状検出信号Ｓ3 が立ち上
がり、この異状検出信号Ｓ3を受けた停電警報出力部５
ｄは、停電警報信号Ｓ5 を立ち上げＣＰＵ１へ出力す
る。そして、ＡＣ／ＤＣ変換部５ａには、一次側入力Ｓ
1 が立ち下がってから所定時間Ｔ1 の間は二次側出力Ｓ
2 の出力状態を保持しうるコンデンサ（図示せず）がそ
なえられている。
【０００５】また、電源部５から停電警報信号Ｓ5 を受
けたＣＰＵ１は、電源部５の二次側出力Ｓ2 の出力状態
が保持される所定時間Ｔ1 以内に、停電直前の処理中デ
ータ，主メモリ装置３内のデータを全てバックアップメ
モリ装置６に転送し、停電状態においてもデータをバッ
クアップメモリ装置６のメモリ部内に保持する。
けたＣＰＵ１は、電源部５の二次側出力Ｓ2 の出力状態
が保持される所定時間Ｔ1 以内に、停電直前の処理中デ
ータ，主メモリ装置３内のデータを全てバックアップメ
モリ装置６に転送し、停電状態においてもデータをバッ
クアップメモリ装置６のメモリ部内に保持する。
【０００６】
【発明が解決しようとする課題】しかしながら、バック
アップメモリ装置６のメモリ部として一般的なＥＥＰＲ
ＯＭを用いた場合、そのＥＥＰＲＯＭメモリの仕様上、
例えば、まずデータを１７０ｎｓ程度の書込時間ｔ1 を
かけて書き込んでから、１０ｍｓ程度の待ち時間ｔ2 を
経た後に、書き込んだデータのチェックを行なうべく、
４００ｍｓ程度の読出時間ｔ3 をかけてＣＰＵ１まで書
込みデータを読み出すため、図８に示すように、８ｋ／
ｂｙｔｅのＥＥＰＲＯＭを用いた場合、全アドレスへの
データ書込みには、およそ８１．９ｓという時間がかか
ってしまう。
アップメモリ装置６のメモリ部として一般的なＥＥＰＲ
ＯＭを用いた場合、そのＥＥＰＲＯＭメモリの仕様上、
例えば、まずデータを１７０ｎｓ程度の書込時間ｔ1 を
かけて書き込んでから、１０ｍｓ程度の待ち時間ｔ2 を
経た後に、書き込んだデータのチェックを行なうべく、
４００ｍｓ程度の読出時間ｔ3 をかけてＣＰＵ１まで書
込みデータを読み出すため、図８に示すように、８ｋ／
ｂｙｔｅのＥＥＰＲＯＭを用いた場合、全アドレスへの
データ書込みには、およそ８１．９ｓという時間がかか
ってしまう。
【０００７】従って、この８１．９ｓという長い時間に
亘って、ＣＰＵ１はデータのバックアップ動作に占有さ
れてしまい、ＣＰＵ１に対する負荷が大きくなるほか、
図７に示した電源部５の二次側出力Ｓ2 の出力状態を保
持する所定時間Ｔ1 を８１．９ｓ以上にしなければなら
ず、極めて大容量のコンデンサを装備する必要があり、
装置に要するコスト増の要因となっている。
亘って、ＣＰＵ１はデータのバックアップ動作に占有さ
れてしまい、ＣＰＵ１に対する負荷が大きくなるほか、
図７に示した電源部５の二次側出力Ｓ2 の出力状態を保
持する所定時間Ｔ1 を８１．９ｓ以上にしなければなら
ず、極めて大容量のコンデンサを装備する必要があり、
装置に要するコスト増の要因となっている。
【０００８】本発明は、このような課題に鑑み創案され
たもので、停電発生時におけるＣＰＵによるデータのバ
ックアップ動作時間を短縮できるようにして、ＣＰＵに
対する負荷の低減をはかるとともに、電源部の二次側出
力の保持時間を短縮することにより低容量のコンデンサ
を用いた安価な電源部を使用できるようにしたデータバ
ックアップ方式を提供することを目的とする。
たもので、停電発生時におけるＣＰＵによるデータのバ
ックアップ動作時間を短縮できるようにして、ＣＰＵに
対する負荷の低減をはかるとともに、電源部の二次側出
力の保持時間を短縮することにより低容量のコンデンサ
を用いた安価な電源部を使用できるようにしたデータバ
ックアップ方式を提供することを目的とする。
【０００９】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図で、この図１において、１はＣＰＵ（中央演算装
置）、３は主メモリ装置、４はこれらのＣＰＵ１，主メ
モリ装置３，後述するバックアップメモリ装置６Ａを接
続するシステムバスで、このシステムバス４を介してＣ
ＰＵ１，主メモリ装置３，バックアップメモリ装置６Ａ
が接続されてコンピュータシステムが構成されている。
ック図で、この図１において、１はＣＰＵ（中央演算装
置）、３は主メモリ装置、４はこれらのＣＰＵ１，主メ
モリ装置３，後述するバックアップメモリ装置６Ａを接
続するシステムバスで、このシステムバス４を介してＣ
ＰＵ１，主メモリ装置３，バックアップメモリ装置６Ａ
が接続されてコンピュータシステムが構成されている。
【００１０】そして、電源断時から所要時間以内に、主
メモリ装置３内のデータ（ＣＰＵ１により処理中のデー
タ）をバックアップメモリ装置６Ａのメモリ部７に保持
すべく、このバックアップメモリ装置６Ａが、データバ
ックアップのためのメモリ部７のほかに、このメモリ部
７への書き込みアドレスと同じ書き込みアドレスの参照
用メモリ部８と、メモリ部７および参照用メモリ部８に
共通のアドレスを与えるアドレス発生部９とをそなえる
とともに、参照用メモリ部８に書き込まれたデータとメ
モリ部７に書き込まれたデータとを比較してバックアッ
プデータのチェックを行なうバックアップデータ比較・
チェック部１０と、制御部１１とをそなえて構成されて
いる。
メモリ装置３内のデータ（ＣＰＵ１により処理中のデー
タ）をバックアップメモリ装置６Ａのメモリ部７に保持
すべく、このバックアップメモリ装置６Ａが、データバ
ックアップのためのメモリ部７のほかに、このメモリ部
７への書き込みアドレスと同じ書き込みアドレスの参照
用メモリ部８と、メモリ部７および参照用メモリ部８に
共通のアドレスを与えるアドレス発生部９とをそなえる
とともに、参照用メモリ部８に書き込まれたデータとメ
モリ部７に書き込まれたデータとを比較してバックアッ
プデータのチェックを行なうバックアップデータ比較・
チェック部１０と、制御部１１とをそなえて構成されて
いる。
【００１１】さらに、バックアップデータ比較・チェッ
ク部１０は、参照用メモリ部８に書き込まれたデータと
メモリ部７に書き込まれたデータとを比較するデータ比
較部１０ａと、このデータ比較部１０ａでの比較結果か
らバックアップデータのチェックを行ないそのチェック
結果をＣＰＵ１へ送るバックアップデータチェック部１
０ｂとから構成されている。
ク部１０は、参照用メモリ部８に書き込まれたデータと
メモリ部７に書き込まれたデータとを比較するデータ比
較部１０ａと、このデータ比較部１０ａでの比較結果か
らバックアップデータのチェックを行ないそのチェック
結果をＣＰＵ１へ送るバックアップデータチェック部１
０ｂとから構成されている。
【００１２】また、制御部１１は、電源断時に主メモリ
装置３内のデータをメモリ部７および参照用メモリ部８
に同時に同じアドレスで書き込むとともに、参照用メモ
リ部８に書き込まれたデータとメモリ部７に書き込まれ
たデータとを逐次読み出して両データをバックアップデ
ータ比較・チェック部１０で比較させてバックアップデ
ータのチェックを行なわせるものである。
装置３内のデータをメモリ部７および参照用メモリ部８
に同時に同じアドレスで書き込むとともに、参照用メモ
リ部８に書き込まれたデータとメモリ部７に書き込まれ
たデータとを逐次読み出して両データをバックアップデ
ータ比較・チェック部１０で比較させてバックアップデ
ータのチェックを行なわせるものである。
【００１３】
【作用】上述の本発明のデータバックアップ式コンピュ
ータシステムでは、電源断時から所要時間以内に、主メ
モリ装置３内のデータは、制御部１１により制御される
アドレス発生部９からのアドレスに応じて、バックアッ
プメモリ装置６Ａにおけるメモリ部７および参照用メモ
リ部８に同時に同じアドレスで書き込まれる。
ータシステムでは、電源断時から所要時間以内に、主メ
モリ装置３内のデータは、制御部１１により制御される
アドレス発生部９からのアドレスに応じて、バックアッ
プメモリ装置６Ａにおけるメモリ部７および参照用メモ
リ部８に同時に同じアドレスで書き込まれる。
【００１４】そして、書込み終了後、制御部１１の指令
に応じてアドレス発生部９からメモリ部７および参照用
メモリ部８に共通のアドレスが出力されて、参照用メモ
リ部８に書き込まれたデータとメモリ部７に書き込まれ
たデータとが逐次読み出され、両データがバックアップ
データ比較・チェック部１０のデータ比較部１０ａで比
較される。
に応じてアドレス発生部９からメモリ部７および参照用
メモリ部８に共通のアドレスが出力されて、参照用メモ
リ部８に書き込まれたデータとメモリ部７に書き込まれ
たデータとが逐次読み出され、両データがバックアップ
データ比較・チェック部１０のデータ比較部１０ａで比
較される。
【００１５】この後、データ比較部１０ａでの比較結果
からバックアップデータのチェックが、バックアップデ
ータ比較・チェック部１０のバックアップデータチェッ
ク部１０ｂによりチェックされ、そのチェック結果がＣ
ＰＵ１へ送出される。
からバックアップデータのチェックが、バックアップデ
ータ比較・チェック部１０のバックアップデータチェッ
ク部１０ｂによりチェックされ、そのチェック結果がＣ
ＰＵ１へ送出される。
【００１６】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図２は本発明の一実施例としてのデータバックア
ップ式コンピュータシステムの全体構成を示すブロック
図で、まず図２により本実施例のコンピュータシステム
の全体構成について簡単に説明すると、図２に示すよう
に、本実施例のコンピュータシステムも図５に示した従
来のものとほぼ同様に構成されている。
する。図２は本発明の一実施例としてのデータバックア
ップ式コンピュータシステムの全体構成を示すブロック
図で、まず図２により本実施例のコンピュータシステム
の全体構成について簡単に説明すると、図２に示すよう
に、本実施例のコンピュータシステムも図５に示した従
来のものとほぼ同様に構成されている。
【００１７】つまり、システムバス４を介してＣＰＵ
（中央演算装置）１，Ｉ／Ｏ部２，主メモリ装置３，本
実施例のバックアップメモリ装置６Ａが接続されてコン
ピュータシステムが構成され、このコンピュータシステ
ムには、電源部５から電力供給が行なわれるようになっ
ている。ここで、電源部５は、図６に示したものと全く
同様に構成されており、電源部５において異状が発生し
た場合には、この電源部５から停電警報信号Ｓ5 がＣＰ
Ｕ１へ出力されるようになっている。電源部５からの停
電警報信号Ｓ5 を受けたＣＰＵ１は、停電直前に重要デ
ータを消失しないように、バックアップメモリ装置６Ａ
に対してバックアップ指令を出力し、電源断時から所要
時間以内に、主メモリ装置３内のデータをバックアップ
メモリ装置６Ａのメモリ部６ａに転送させて保持・記憶
させている。
（中央演算装置）１，Ｉ／Ｏ部２，主メモリ装置３，本
実施例のバックアップメモリ装置６Ａが接続されてコン
ピュータシステムが構成され、このコンピュータシステ
ムには、電源部５から電力供給が行なわれるようになっ
ている。ここで、電源部５は、図６に示したものと全く
同様に構成されており、電源部５において異状が発生し
た場合には、この電源部５から停電警報信号Ｓ5 がＣＰ
Ｕ１へ出力されるようになっている。電源部５からの停
電警報信号Ｓ5 を受けたＣＰＵ１は、停電直前に重要デ
ータを消失しないように、バックアップメモリ装置６Ａ
に対してバックアップ指令を出力し、電源断時から所要
時間以内に、主メモリ装置３内のデータをバックアップ
メモリ装置６Ａのメモリ部６ａに転送させて保持・記憶
させている。
【００１８】次に、本実施例のバックアップメモリ装置
６Ａの構成を図３により説明すると、この図３におい
て、７Ａは電源断時から所要時間以内に主メモリ装置３
内のデータを保持・記憶してデータバックアップするた
めのＥＥＰＲＯＭ（電気的消去可能型メモリ；メモリ
部）、８ＡはＥＥＰＲＯＭ７Ａに対して並列的に配置さ
れこのＥＥＰＲＯＭ７Ａへの書き込みアドレスと同じ書
き込みアドレスで主メモリ装置３内のデータを記憶する
ＲＡＭ（参照用メモリ部）、９はＥＥＰＲＯＭ７Ａおよ
びＲＡＭ８Ａにアドレスバス１７を介して共通のアドレ
スを与えるアドレス発生部である。
６Ａの構成を図３により説明すると、この図３におい
て、７Ａは電源断時から所要時間以内に主メモリ装置３
内のデータを保持・記憶してデータバックアップするた
めのＥＥＰＲＯＭ（電気的消去可能型メモリ；メモリ
部）、８ＡはＥＥＰＲＯＭ７Ａに対して並列的に配置さ
れこのＥＥＰＲＯＭ７Ａへの書き込みアドレスと同じ書
き込みアドレスで主メモリ装置３内のデータを記憶する
ＲＡＭ（参照用メモリ部）、９はＥＥＰＲＯＭ７Ａおよ
びＲＡＭ８Ａにアドレスバス１７を介して共通のアドレ
スを与えるアドレス発生部である。
【００１９】ＥＥＰＲＯＭ７ＡおよびＲＡＭ８Ａへのデ
ータは、システムバス４（図２参照）に接続されたデー
タバス１３と、後述する制御部１１により制御されるゲ
ート１２と、データバス１４とを通して、アドレス発生
部９により発生された共通のアドレスに書き込まれるよ
うになっている。また、１０はＲＡＭ８Ａに書き込まれ
たデータとＥＥＰＲＯＭ７Ａに書き込まれたデータとを
比較してバックアップデータのチェックを行なうバック
アップデータ比較・チェック部で、このバックアップデ
ータ比較・チェック部１０は、アドレス発生部９により
発生された共通のアドレスに応じてＥＥＰＲＯＭ７Ａお
よびＲＡＭ８Ａから読み出されたデータをそれぞれデー
タバス１５，１６を介して受けこれらのデータを比較す
るデータ比較部１０ａと、このデータ比較部１０ａでの
比較結果を応答線２３を介して受けバックアップデータ
のチェックを行ないそのチェック結果Ｓ7 を信号線２５
を通じてＣＰＵ１へ送るバックアップデータチェック部
１０ｂとから構成されている。
ータは、システムバス４（図２参照）に接続されたデー
タバス１３と、後述する制御部１１により制御されるゲ
ート１２と、データバス１４とを通して、アドレス発生
部９により発生された共通のアドレスに書き込まれるよ
うになっている。また、１０はＲＡＭ８Ａに書き込まれ
たデータとＥＥＰＲＯＭ７Ａに書き込まれたデータとを
比較してバックアップデータのチェックを行なうバック
アップデータ比較・チェック部で、このバックアップデ
ータ比較・チェック部１０は、アドレス発生部９により
発生された共通のアドレスに応じてＥＥＰＲＯＭ７Ａお
よびＲＡＭ８Ａから読み出されたデータをそれぞれデー
タバス１５，１６を介して受けこれらのデータを比較す
るデータ比較部１０ａと、このデータ比較部１０ａでの
比較結果を応答線２３を介して受けバックアップデータ
のチェックを行ないそのチェック結果Ｓ7 を信号線２５
を通じてＣＰＵ１へ送るバックアップデータチェック部
１０ｂとから構成されている。
【００２０】さらに、１１は制御線１８〜２２を介して
それぞれアドレス発生部９，ゲート１２，ＥＥＰＲＯＭ
７Ａ，ＲＡＭ８Ａ，バックアップデータ比較・チェック
部１０を制御する制御部で、この制御部１１は、電源断
時に、ゲート１２およびアドレス発生部９を制御して主
メモリ装置３内のデータをＥＥＰＲＯＭ７ＡおよびＲＡ
Ｍ８Ａ同時に同じアドレスで書き込むとともに、信号線
２４を介してＣＰＵ１からメモリチェック指令Ｓ6 を受
けると、アドレス発生部９およびバックアップデータ比
較・チェック部１０を制御して、ＲＡＭ８Ａに書き込ま
れたデータとメモリ部７に書き込まれたデータとを逐次
読み出して両データをバックアップデータ比較・チェッ
ク部１０で比較させてバックアップデータのチェックを
行なわせるものである。
それぞれアドレス発生部９，ゲート１２，ＥＥＰＲＯＭ
７Ａ，ＲＡＭ８Ａ，バックアップデータ比較・チェック
部１０を制御する制御部で、この制御部１１は、電源断
時に、ゲート１２およびアドレス発生部９を制御して主
メモリ装置３内のデータをＥＥＰＲＯＭ７ＡおよびＲＡ
Ｍ８Ａ同時に同じアドレスで書き込むとともに、信号線
２４を介してＣＰＵ１からメモリチェック指令Ｓ6 を受
けると、アドレス発生部９およびバックアップデータ比
較・チェック部１０を制御して、ＲＡＭ８Ａに書き込ま
れたデータとメモリ部７に書き込まれたデータとを逐次
読み出して両データをバックアップデータ比較・チェッ
ク部１０で比較させてバックアップデータのチェックを
行なわせるものである。
【００２１】上述の構成により、電源部５において異状
が発生すると、図６，図７にて前述した手順と同様にし
て、電源部５からＣＰＵ１へ停電警報信号Ｓ5 が出力さ
れる。この停電警報信号Ｓ5 を受けたＣＰＵ１は、電源
部５の二次側出力Ｓ2 の出力状態が保持される所定時間
Ｔ1 以内に、停電直前の処理中データ，主メモリ装置３
内のデータを全てバックアップメモリ装置６Ａに転送
し、そのデータをバックアップメモリ装置６ＡのＥＥＰ
ＲＯＭ７Ａ内に保持するように、バックアップ指令を出
力する。
が発生すると、図６，図７にて前述した手順と同様にし
て、電源部５からＣＰＵ１へ停電警報信号Ｓ5 が出力さ
れる。この停電警報信号Ｓ5 を受けたＣＰＵ１は、電源
部５の二次側出力Ｓ2 の出力状態が保持される所定時間
Ｔ1 以内に、停電直前の処理中データ，主メモリ装置３
内のデータを全てバックアップメモリ装置６Ａに転送
し、そのデータをバックアップメモリ装置６ＡのＥＥＰ
ＲＯＭ７Ａ内に保持するように、バックアップ指令を出
力する。
【００２２】このとき、本実施例のバックアップメモリ
装置６Ａにおいては、主メモリ装置３内のデータは、電
源断時から所要時間Ｔ1 以内に、制御部１１により制御
されるアドレス発生部９からの共通アドレスに応じて、
且つ、制御部１１により制御されるゲート１２を介し
て、ＥＥＰＲＯＭ７ＡおよびＲＡＭ８Ａに同時に同じア
ドレスで書き込まれる。
装置６Ａにおいては、主メモリ装置３内のデータは、電
源断時から所要時間Ｔ1 以内に、制御部１１により制御
されるアドレス発生部９からの共通アドレスに応じて、
且つ、制御部１１により制御されるゲート１２を介し
て、ＥＥＰＲＯＭ７ＡおよびＲＡＭ８Ａに同時に同じア
ドレスで書き込まれる。
【００２３】そして、書込み終了後、制御部１１は、ア
ドレス発生部９からＥＥＰＲＯＭ７ＡおよびＲＡＭ８Ａ
に共通のアドレスを自動的に変化・出力させ、ＲＡＭ８
Ａに書き込まれたデータとＥＥＰＲＯＭ７Ａに書き込ま
れたデータとが逐次読み出し、両データをバックアップ
データ比較・チェック部１０へ入力させて、これらのデ
ータをデータ比較部１０ａで比較させる。
ドレス発生部９からＥＥＰＲＯＭ７ＡおよびＲＡＭ８Ａ
に共通のアドレスを自動的に変化・出力させ、ＲＡＭ８
Ａに書き込まれたデータとＥＥＰＲＯＭ７Ａに書き込ま
れたデータとが逐次読み出し、両データをバックアップ
データ比較・チェック部１０へ入力させて、これらのデ
ータをデータ比較部１０ａで比較させる。
【００２４】この後、データ比較部１０ａでの比較結果
が応答線２３を介してバックアップデータチェック部１
０ｂへ出力され、その比較結果をバックアップデータチ
ェック部１０ｂによりチェックして保持し、制御部１１
が、ＣＰＵ１からのメモリチェック指令Ｓ6 を受ける
と、そのチェック結果Ｓ7 を信号線２５を介してＣＰＵ
１へ送出する。
が応答線２３を介してバックアップデータチェック部１
０ｂへ出力され、その比較結果をバックアップデータチ
ェック部１０ｂによりチェックして保持し、制御部１１
が、ＣＰＵ１からのメモリチェック指令Ｓ6 を受ける
と、そのチェック結果Ｓ7 を信号線２５を介してＣＰＵ
１へ送出する。
【００２５】このように、本実施例のデータバックアッ
プ式コンピュータシステムによれば、ＥＥＰＲＯＭ７Ａ
に保存されたデータのチェックが、ＣＰＵ１まで読み出
すことなく、バックアップメモリ装置６Ａ内において、
ＲＡＭ８Ａの同一アドレスに書き込まれたデータと比較
することで行なわれ、その読出データチェック処理動作
を、図４に示すように行なうことができる。
プ式コンピュータシステムによれば、ＥＥＰＲＯＭ７Ａ
に保存されたデータのチェックが、ＣＰＵ１まで読み出
すことなく、バックアップメモリ装置６Ａ内において、
ＲＡＭ８Ａの同一アドレスに書き込まれたデータと比較
することで行なわれ、その読出データチェック処理動作
を、図４に示すように行なうことができる。
【００２６】つまり、図８に示した従来のごとく各アド
レス毎に書込／読出を行なってＣＰＵ１でデータチェッ
クを行なう必要がなくなり、本実施例では、図４に示す
ように、書込および読出をまとめて行なうことができ、
８ｋ／ｂｙｔｅのＥＥＰＲＯＭを用いた場合、全アドレ
スへのデータ書込みに要する時間は、わずか１４．６ｍ
ｓとなり、従来の８１．９ｓに比べて大幅に短縮され
る。
レス毎に書込／読出を行なってＣＰＵ１でデータチェッ
クを行なう必要がなくなり、本実施例では、図４に示す
ように、書込および読出をまとめて行なうことができ、
８ｋ／ｂｙｔｅのＥＥＰＲＯＭを用いた場合、全アドレ
スへのデータ書込みに要する時間は、わずか１４．６ｍ
ｓとなり、従来の８１．９ｓに比べて大幅に短縮され
る。
【００２７】また、従来のシステムでは、前述した８
１．９ｓという長い時間に亘って、ＣＰＵ１がデータの
バックアップ動作に占有されていたが、本実施例のシス
テムでは、データチェックはバックアップメモリ装置６
Ａ内で行なわれるため、データのバックアップ動作に占
有される時間は、バックアップメモリ装置６Ａに対して
数μｓのバックアップ指令と、図４に示す書込時間１．
４ｍｓと、バックアップ完了割込処理の数μｓとの合計
２ｍｓ程度となる。
１．９ｓという長い時間に亘って、ＣＰＵ１がデータの
バックアップ動作に占有されていたが、本実施例のシス
テムでは、データチェックはバックアップメモリ装置６
Ａ内で行なわれるため、データのバックアップ動作に占
有される時間は、バックアップメモリ装置６Ａに対して
数μｓのバックアップ指令と、図４に示す書込時間１．
４ｍｓと、バックアップ完了割込処理の数μｓとの合計
２ｍｓ程度となる。
【００２８】従って、停電発生時におけるＣＰＵ１によ
るデータのバックアップ動作時間を大幅に短縮でき、Ｃ
ＰＵ１に対する負荷を大きく低減できるとともに、電源
部５の二次側出力の保持時間Ｔ1 を短縮でき低容量のコ
ンデンサを用いた安価な電源部を使用できるなどの利点
がある。
るデータのバックアップ動作時間を大幅に短縮でき、Ｃ
ＰＵ１に対する負荷を大きく低減できるとともに、電源
部５の二次側出力の保持時間Ｔ1 を短縮でき低容量のコ
ンデンサを用いた安価な電源部を使用できるなどの利点
がある。
【００２９】
【発明の効果】以上詳述したように、本発明のデータバ
ックアップ式コンピュータシステムによれば、電源断時
から所要時間以内に、主メモリ装置内のデータを、制御
部により制御されるアドレス発生部からのアドレスに応
じて、バックアップメモリ装置におけるメモリ部および
参照用メモリ部に同時に同じアドレスで書き込んだ後、
制御部の指令に応じてアドレス発生部からメモリ部およ
び参照用メモリ部に共通のアドレスを出力して、参照用
メモリ部に書き込まれたデータとメモリ部に書き込まれ
たデータとを逐次読み出し、両データをバックアップデ
ータ比較・チェック部で比較・チェックするように構成
したので、停電発生時におけるＣＰＵによるデータのバ
ックアップ動作時間を短縮でき、ＣＰＵに対する負荷を
低減できるとともに、電源部の二次側出力の保持時間を
短縮することができ、低容量のコンデンサを用いた安価
な電源部を使用でき、装置に要するコストを大幅に低減
できる効果がある。
ックアップ式コンピュータシステムによれば、電源断時
から所要時間以内に、主メモリ装置内のデータを、制御
部により制御されるアドレス発生部からのアドレスに応
じて、バックアップメモリ装置におけるメモリ部および
参照用メモリ部に同時に同じアドレスで書き込んだ後、
制御部の指令に応じてアドレス発生部からメモリ部およ
び参照用メモリ部に共通のアドレスを出力して、参照用
メモリ部に書き込まれたデータとメモリ部に書き込まれ
たデータとを逐次読み出し、両データをバックアップデ
ータ比較・チェック部で比較・チェックするように構成
したので、停電発生時におけるＣＰＵによるデータのバ
ックアップ動作時間を短縮でき、ＣＰＵに対する負荷を
低減できるとともに、電源部の二次側出力の保持時間を
短縮することができ、低容量のコンデンサを用いた安価
な電源部を使用でき、装置に要するコストを大幅に低減
できる効果がある。
【図１】本発明の原理ブロック図である。
【図２】本発明の一実施例としてのデータバックアップ
式コンピュータシステムの全体構成を示すブロック図で
ある。
式コンピュータシステムの全体構成を示すブロック図で
ある。
【図３】本実施例におけるバックアップメモリ装置の構
成を示すブロック図である。
成を示すブロック図である。
【図４】本実施例のシステムにおけるバックアップデー
タのチェックに要する時間について説明するための図で
ある。
タのチェックに要する時間について説明するための図で
ある。
【図５】従来のデータバックアップ式コンピュータシス
テムの全体構成を示すブロック図である。
テムの全体構成を示すブロック図である。
【図６】電源部の一般的な構成を示すブロック図であ
る。
る。
【図７】電源部の一般的な動作特性を説明するためのタ
イミングチャートである。
イミングチャートである。
【図８】従来システムにおけるバックアップデータのチ
ェックに要する時間について説明するための図である。
ェックに要する時間について説明するための図である。
１ ＣＰＵ（中央演算装置） ２ Ｉ／Ｏ部 ３ 主メモリ装置 ４ システムバス ５ 電源部 ６Ａ バックアップメモリ装置 ７ メモリ部 ７Ａ ＥＥＰＲＯＭ（電気的消去可能型メモリ，メモリ
部） ８ 参照用メモリ部 ８Ａ ＲＡＭ ９ アドレス発生部 １０ バックアップデータ比較・チェック部 １１ 制御部 １２ ゲート １３〜１６ データバス １７ アドレスバス １８〜２２ 制御線 ２３ 応答線 ２４，２５ 信号線
部） ８ 参照用メモリ部 ８Ａ ＲＡＭ ９ アドレス発生部 １０ バックアップデータ比較・チェック部 １１ 制御部 １２ ゲート １３〜１６ データバス １７ アドレスバス １８〜２２ 制御線 ２３ 応答線 ２４，２５ 信号線
Claims (5)
- 【請求項１】 システムバス（４）を介して中央演算装
置（１），主メモリ装置（３），バックアップメモリ装
置（６Ａ）が接続されてなるコンピュータシステムにお
いて、 電源断時から所要時間以内に、該主メモリ装置（３）内
のデータを該バックアップメモリ装置（６Ａ）のメモリ
部（７）に保持すべく、 該バックアップメモリ装置（６Ａ）が、データバックア
ップのための該メモリ部（７）のほかに、該メモリ部
（７）への書き込みアドレスと同じ書き込みアドレスの
参照用メモリ部（８）をそなえるとともに、該参照用メ
モリ部（８）に書き込まれたデータと該メモリ部（７）
に書き込まれたデータとを比較してバックアップデータ
のチェックを行なうバックアップデータ比較・チェック
部（１０）をそなえて構成されたことを特徴とする、デ
ータバックアップ式コンピュータシステム。 - 【請求項２】 該バックアップメモリ装置（６Ａ）が、
該メモリ部（７），該参照用メモリ部（８）およびバッ
クアップデータ比較・チェック部（１０）のほかに、該
メモリ部（７）および該参照用メモリ部（８）に共通の
アドレスを与えるアドレス発生部（９）をそなえて構成
されたことを特徴とする請求項１記載のデータバックア
ップ式コンピュータシステム。 - 【請求項３】 該バックアップデータ比較・チェック部
（１０）が、該参照用メモリ部（８）に書き込まれたデ
ータと該メモリ部（７）に書き込まれたデータとを比較
するデータ比較部（１０ａ）と、該データ比較部（１０
ａ）での比較結果からバックアップデータのチェックを
行なうバックアップデータチェック部（１０ｂ）とで構
成されたことを特徴とする請求項１記載のデータバック
アップ式コンピュータシステム。 - 【請求項４】 該バックアップメモリ装置（６Ａ）にお
ける該メモリ部（７）が電気的消去可能型メモリで構成
されるとともに、該バックアップメモリ装置（６Ａ）に
おける該参照用メモリ部（８）がＲＡＭで構成されたこ
とを特徴とする請求項１記載のデータバックアップ式コ
ンピュータシステム。 - 【請求項５】 電源断時に該主メモリ装置（３）内のデ
ータを該メモリ部（７）および該参照用メモリ部（８）
に同時に同じアドレスで書き込むとともに、該参照用メ
モリ部（８）に書き込まれたデータと該メモリ部（７）
に書き込まれたデータとを逐次読み出して両データを該
バックアップデータ比較・チェック部（１０）で比較さ
せてバックアップデータのチェックを行なわせる制御部
（１１）が該バックアップメモリ装置（６Ａ）に設けら
れたことをた特徴とする請求項１記載のデータバックア
ップ式コンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4234786A JPH0683720A (ja) | 1992-09-02 | 1992-09-02 | データバックアップ式コンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4234786A JPH0683720A (ja) | 1992-09-02 | 1992-09-02 | データバックアップ式コンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0683720A true JPH0683720A (ja) | 1994-03-25 |
Family
ID=16976361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4234786A Withdrawn JPH0683720A (ja) | 1992-09-02 | 1992-09-02 | データバックアップ式コンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683720A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010158157A (ja) * | 2008-12-30 | 2010-07-15 | Internatl Business Mach Corp <Ibm> | Ａｃ電力損失の正確な早期検出のための装置、システム、及び方法 |
-
1992
- 1992-09-02 JP JP4234786A patent/JPH0683720A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010158157A (ja) * | 2008-12-30 | 2010-07-15 | Internatl Business Mach Corp <Ibm> | Ａｃ電力損失の正確な早期検出のための装置、システム、及び方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |