JPH0683731A - 自己同期型転送制御回路 - Google Patents

自己同期型転送制御回路

Info

Publication number
JPH0683731A
JPH0683731A JP4234763A JP23476392A JPH0683731A JP H0683731 A JPH0683731 A JP H0683731A JP 4234763 A JP4234763 A JP 4234763A JP 23476392 A JP23476392 A JP 23476392A JP H0683731 A JPH0683731 A JP H0683731A
Authority
JP
Japan
Prior art keywords
transfer
pulse
control circuit
transfer control
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP4234763A
Other languages
English (en)
Other versions
JP3372970B2 (ja
Inventor
Goji Muramatsu
剛司 村松
Manabu Onozaki
学 小野崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP23476392A priority Critical patent/JP3372970B2/ja
Priority to US08/113,824 priority patent/US5373204A/en
Publication of JPH0683731A publication Critical patent/JPH0683731A/ja
Application granted granted Critical
Publication of JP3372970B2 publication Critical patent/JP3372970B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/08—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations, the intermediate ones not being accessible for either enqueue or dequeue operations, e.g. using a shift register
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Computer And Data Communications (AREA)
  • Debugging And Monitoring (AREA)
  • Information Transfer Systems (AREA)

Abstract

(57)【要約】 【目的】 所望される任意のタイミングで転送動作を抑
止または許可できる機能を有した自己同期型転送制御回
路を提供することを目的とする。 【構成】 各データ伝送路は自己同期型転送制御回路１
および回路１のパルス出力端子ＣＰからのパルス入力に
応じて入力データＤＩをラッチして出力データＤＯを次
段の伝送路に送出するデータ保持回路２を含む。回路１
は転送要求制御部１ａをさらに含み、制御部１ａはモー
ド入力端子ＳＹＮＣに外部から与えられるモード信号に
基づいて回路１を従来の自己同期型転送制御動作の許可
モードに設定するかまたは該動作を抑止するモードに設
定する。抑止モードにあるとき、回路１のパルス入力端
子ＣＩに与えられた転送要求信号は制御部１ａの端子Ｃ
Ｋに外部から与えられるクロックに応じて次段の転送制
御回路への伝達が制御される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は自己同期型転送制御回
路に関し、特に、パルスの転送を制御するための自己同
期型転送制御回路に関する。
【０００２】
【従来の技術】ＦＩＦＯ（ファーストイン・ファースト
アウト）メモリを用いたデータの入出力動作、またはデ
ータ駆動型の情報処理動作を含むデータ処理装置には、
非同期のハンドシェイク方式を採用したデータ伝送装置
が用いられることがある。このようなデータ伝送装置で
は、複数のデータ伝送路が接続され、それらのデータ伝
送路がデータの転送要求信号およびデータの転送を許可
するか否かを示す転送許可（Ａｃｋｎｏｗｌｅｄｇｅ）
信号を互いに送受信しながら、自律的なデータ転送が行
なわれる。
【０００３】図３は、従来のハンドシェイク方式を採用
したデータ伝送装置の一例を示すブロック図である。
【０００４】図４は、図３に示されたデータ伝送路の構
成を示すブロック図である。図３において、このデータ
伝送装置はデータ伝送路１０、２０および３０を含む。
各データ伝送路は、転送制御回路１０ａ、２０ａおよび
３０ａをそれぞれ含み、さらにデータ保持回路１０ｂ、
２０ｂおよび３０ｂをそれぞれ含む。各データ伝送路
は、所定のロジック回路を介してシーケンスに接続され
ている。図３には、データがデータ伝送路１０→２０→
３０と順に転送されていく間に、ロジック回路１５→２
５→３５でシーケンスに処理される構成となっている。
【０００５】図３に示された各データ伝送路のブロック
構成が図４に示される。図４には、データ伝送路１０に
関するブロック構成を示しているが、その他のデータ伝
送路についても同様な構成が採用されるので、それらに
関する説明は省略する。図４において、伝送路１０は、
自己同期型の転送制御回路１０ａおよびＤタイプフリッ
プフロップからなるデータ保持回路１０ｂを含む。転送
制御回路１０ａは、前段部（図示せず）からパルスを受
けるパルス入力端子ＣＩ、前段部に転送の許可または転
送の禁止を示す転送許可信号を出力する転送許可出力端
子ＲＯ、後段部（図示せず）にパルスを出力するパルス
出力端子ＣＯ、後段部から転送の許可または転送の禁止
を示す転送許可信号を受ける転送許可入力端子ＲＩ、お
よびデータ保持回路１０ｂにデータ保持動作を制御する
クロックパルスを与えるためのパルス出力端子ＣＰを有
している。転送制御回路１０ａは、前段部からのパルス
を受けると、後段部からの転送許可信号が許可状態であ
るならば、後段部にパルスを出力するとともにデータ保
持回路１０ｂにパルスを出力する。データ保持回路１０
ｂは、転送制御回路１０ａから与えられるパルスに応答
して、前段部から与えられるデータＤＩを保持し、その
保持したデータを後段部に出力データＤＯとして与え
る。
【０００６】図３に戻り、転送制御回路２０ａのパルス
入力端子ＣＩには転送制御回路１０ａのパルス出力端子
ＣＯが接続され、転送要求信号Ｃ２０が伝送される。転
送制御回路２０ａのパルス出力端子ＣＯには転送制御回
路３０ａのパルス入力端子ＣＩが接続され、転送要求信
号Ｃ３０を伝送する。転送制御回路２０ａの転送許可出
力端子ＲＯには転送制御回路１０ａの転送許可入力端子
ＲＩが接続され、転送許可信号Ｒ２０を伝送する。転送
制御回路２０ａの転送許可入力端子ＲＩには転送制御回
路３０ａの転送許可出力端子ＲＯが接続され、転送許可
信号Ｒ３０が伝送される。さらに、転送制御回路１０ａ
のパルス入力端子ＣＩは図示されない前段部の転送制御
回路のパルス出力端子ＣＯに接続され、転送要求信号Ｃ
１０を受ける。転送制御回路３０ａのパルス出力端子Ｃ
Ｏは、図示されない後段部の転送制御回路のパルス入力
端子ＣＩに接続され、転送要求信号Ｃ４０を出力する。
転送制御回路１０ａの転送許可出力端子ＲＯは図示され
ない前段部の転送制御回路の転送許可入力端子ＲＩに接
続され、転送許可信号Ｒ１０を出力する。転送制御回路
３０ａの転送許可入力端子ＲＩは図示されない後段部の
転送制御回路の転送許可出力端子ＲＯに接続され、転送
許可信号Ｒ４０を受ける。
【０００７】図３において、たとえばデータ伝送路１０
がデータ保持状態にある場合、後段のデータ伝送路２０
がデータ保持状態にあれば、データ伝送路１０からデー
タ伝送路２０にデータは送られない。また、後段のデー
タ伝送路２０がデータを保持していない状態にあれば
（保持していない状態になれば）、少なくとも予め設定
された遅延時間をかけてデータが伝送路１０からデータ
伝送路２０に送られる。
【０００８】このように、接続された隣のデータ伝送路
との間で送受信される転送要求信号および転送許可信号
に従って非同期に、そして少なくとも予め設定された遅
延時間をかけてデータ転送を行なうような制御を自己同
期型転送制御と呼び、そのようなデータ転送を制御する
回路を自己同期型転送制御回路と呼ぶ。
【０００９】図５は、従来の自己同期型転送制御回路の
一例を示す回路図である。図６は、図５に示された回路
動作を説明するためのタイミングチャートである。
【００１０】図５において、パルス入力端子ＣＩは前段
部からのパルス状の転送要求信号を受け、転送許可出力
端子ＲＯは前段部に転送許可信号を出力する。パルス出
力端子ＣＯは後段部にパルス状の転送要求信号を出力
し、転送許可入力端子ＲＩは後段部から転送許可信号を
受ける。マスタリセット入力端子／ＭＲはマスタリセッ
ト信号を受ける。
【００１１】ＮＡＮＤゲート１１０および１２０は、Ｒ
Ｓフリップフロップ１１１を構成している。ノード／Ｓ
に“Ｌ”のパルスが与えられると、応じてＲＳフリップ
フロップ１１１はセットされる。これにより、ＲＳフリ
ップフロップ１１１は「Ｌ」のパルスを記憶し、ノード
Ｑに「Ｈ」を出力する。また、ノード／Ｒに「Ｌ」のパ
ルスが与えられると、ＲＳフリップフロップ１１１はリ
セットされる。これにより、ＲＳフリップフロップ１１
１はノードＱに「Ｌ」を出力する。ＮＡＮＤゲート１５
０および１６０もまたＲＳフリップフロップ１１２を構
成する。ＲＳフリップフロップ１１２の動作は、ＲＳフ
リップフロップ１１１の動作と同様である。
【００１２】４入力ＮＡＮＤゲート１４０の第１の入力
端子はパルス入力端子ＣＩに接続され、第２の入力端子
はＲＳフリップフロップ１１１のノードＱに接続され、
第３の入力端子は転送許可入力端子ＲＩおよびＲＳフリ
ップフロップ１１２のノード／Ｓに接続され、第４の入
力端子は後述するインバータ１８０の出力ノードに接続
される。
【００１３】転送許可出力端子ＲＯの出力が“Ｈ”であ
ることは、転送許可状態を示し、逆に“Ｌ”であること
は転送禁止状態を示している。また、パルス入力端子Ｃ
Ｉの入力が“Ｌ”であることは前段からデータ転送が要
求されていることを表わし、逆に“Ｈ”であることは前
段からデータ転送が要求されていないことを表わしてい
る。
【００１４】次に、図６のタイミングチャートを参照し
ながら図５の転送制御回路の動作を説明する。
【００１５】まず、マスタリセット端子／ＭＲに“Ｌ”
のパルスが与えられると、この転送制御回路は初期化さ
れる。これにより、パルス出力端子ＣＯ，ノード／Ｑお
よび転送許可出力端子ＲＯにそれぞれ“Ｈ”が出力され
る。
【００１６】転送許可出力端子ＲＯからの転送許可信号
が許可状態であることに基づいてパルス入力端子ＣＩに
前段部から“Ｌ”のパルスが与えられると、ＲＳフリッ
プフロップ１１１がセットされ、ノードＱの出力が
“Ｈ”となる。これにより、転送許可出力端子ＲＯから
の出力が“Ｌ”（禁止状態）となるので、前段部に対し
てさらなるデータ転送を禁止する。その後、所定時間を
経過するとパルス入力端子ＣＩに与えられるパルスが
“Ｈ”となる。ＮＡＮＤゲート１４０は、前段からデー
タ転送要求を受け取ったことをＲＳフリップフロップ１
１１が記憶しており（ノードＱ＝“Ｈ”）、かつ、パル
ス入力端子ＣＩが“Ｈ”に復帰しており、かつ、この転
送制御回路が後段にデータ転送要求を出している途中で
なく（パルス出力端子ＣＯ＝“Ｈ”）、かつ転送許可信
号入力端子ＲＩに転送許可状態の信号入力があるとき
（端子ＲＩ＝“Ｈ”）であるとき、その出力ノードＧは
“Ｌ”となる。ＮＡＮＤゲート１４０の出力ノードＧが
“Ｌ”になると、前段のＲＳフリップフロップ１１１が
リセットされ、また次段のＲＳフリップフロップ１１２
がリセットされる。ＲＳフリップフロップ１１２の出力
ノードは“Ｌ”を有するので、次段のインバータ１７０
を介して得られる対応のデータ保持回路に対するパルス
出力端子ＣＰは“Ｈ”に立上がる。このパルス出力端子
ＣＰが“Ｈ”に立上がったときに、対応のデータ保持回
路にデータ保持のためのクロックパルスが与えられるの
で、応じてデータ保持回路は入力データＤＩをラッチし
出力データＤＯにして送出する。さらに、インバータ１
７０の出力はインバータ１８０を通り、遅延素子１９０
を通ってパルス出力端子ＣＯを“Ｌ”にする。これによ
り、後段の転送制御回路にデータ転送を要求するように
そのパルス入力端子の信号レベルを“Ｌ”に設定する。
したがって、次段の転送制御回路は前段の転送制御回路
からの転送要求信号を受け取ることになる。
【００１７】その後、一定時間期間経過後、転送要求信
号を受け取った後段の転送制御回路は、転送許可信号を
禁止状態（＝“Ｌ”）にして転送許可入力端子ＲＩに返
してくる。転送許可入力端子ＲＩの信号レベルはフリッ
プフロップ１１２をセットする。これに伴いパルス出力
端子ＣＰは“Ｌ”の信号レベルになり、さらにパルス出
力端子ＣＯは“Ｈ”に戻る。
【００１８】その後、後段のデータ伝送路が該伝送路よ
りもさらに後段の伝送路にデータを転送し、それによっ
て転送許可入力端子ＲＩは“Ｈ”に戻る。これにより、
次段のデータ伝送路に対して新たなデータ転送が可能と
なる。
【００１９】
【発明が解決しようとする課題】上述したように従来の
転送制御回路においては、後段のデータ伝送路が空き状
態（転送許可入力端子ＲＩ＝“Ｈ”）の場合であれば、
データが自律的に順次後段のデータ伝送路に伝送されて
しまう。そのため、各データ伝送路の転送制御回路の転
送タイミングの検証、またデータ伝送路間に配置されて
いるロジックの処理内容のデバックに際して、データを
データ伝送路→ロジック回路→データ伝送路→ロジック
回路→…と処理を１段ずつ徐々に進めるようコントロー
ルしながら、動作を各段において確認することが困難で
あるという問題があった。
【００２０】それゆえに、この発明の目的は所望される
任意のタイミングで転送動作を抑止または許可できる機
能を有した自己同期型転送制御回路を提供することであ
る。
【００２１】
【課題を解決するための手段】この発明に係る転送制御
回路は、転送の許可または禁止を指示する指示信号に基
づいて、前段部から与えられる第１のパルスを第２のパ
ルスとして後段部に転送する自己同期型転送制御回路で
あって、第１の記憶手段、第２の記憶手段、第３の記憶
手段および論理手段を備える。第１の記憶手段は、第１
のパルスを記憶する。第２の記憶手段は指示信号の禁止
状態に応答してリセットされる。第３の記憶手段は第１
のパルスの入力に応答してセットされ、かつ外部から任
意に与えられる第３のパルスの入力に応答してリセット
される。論理手段は、第１の記憶手段が第１のパルスを
記憶していること、第１の記憶手段に第１のパルスが与
えられていないこと、第２の記憶手段がリセット状態で
あること、指示信号が許可状態であること、および第３
の記憶手段がリセット状態であることに応答してパルス
を出力する。第１の記憶手段は論理手段から出力される
パルスによりリセットされ、第２の記憶手段は論理手段
から出力されるパルスを記憶して第２のパルスを発生す
る。
【００２２】
【作用】この発明に係る自己同期型転送制御回路におい
ては、少なくとも第３の記憶手段がセット状態にある限
り、言い換えれば少なくとも第３の記憶手段が外部から
第３のパルスが与えられずリセット状態とならない限
り、論理手段はパルスを発生せず、第１の記憶手段から
第２の記憶手段へのパルスの転送が抑制される。このよ
うに、所望に応じて外部から任意に第３のパルスを与え
るだけで、該回路において前段部から与えられる第１の
パルスを第２のパルスとして後段部に転送する動作を抑
制できる。
【００２３】
【実施例】以下、この発明の一実施例について図を参照
しながら詳細に説明する。
【００２４】図１（ａ）および（ｂ）は、この発明の一
実施例による自己同期型転送制御回路と、それを含むデ
ータ伝送路の構成を示す図である。図１（ａ）には、こ
の発明の一実施例による自己同期型転送制御回路を含む
データ伝送路の構成が示され、図１（ｂ）には、図１
（ａ）に含まれる自己同期型転送制御回路の回路構成が
示される。図２には、図１（ｂ）に示された自己同期型
転送制御回路の動作を説明するためのタイミングチャー
トが示される。
【００２５】この発明の一実施例による自己同期型転送
制御回路は、通常は自己同期型転送制御回路として従来
で説明したような動作をし、ユーザが所望のデバック操
作の際には、外部から入力される信号で転送要求信号の
伝達が任意に制御できるようにして、転送制御回路やデ
ータ伝送路間に配置されるロジック回路のタイミングの
検証や処理内容のデバックを、データの伝送を段階的に
進めながら動作を追跡することで可能となるように構成
されている。
【００２６】図１（ａ）のデータ伝送路は転送制御回路
１およびＤタイプフリップフロップを含んで構成される
データ保持回路２を含む。転送制御回路１は図４で説明
した従来の転送制御回路１０ａと同様にパルス入力端子
ＣＩ、パルス出力端子ＣＰおよびＣＯ、転送許可入力端
子ＲＩおよび転送許可出力端子ＲＯを含む。さらに転送
制御回路１はモード入力端子ＳＹＮＣおよびクロック入
力端子ＣＫを含む。端子ＳＹＮＣおよびＣＫは、図示さ
れない外部制御装置に接続される。この外部制御装置は
手動または自動により制御されて、端子ＳＹＮＣにモー
ド信号を与え、端子ＣＫにクロックを与える。
【００２７】モード信号は、転送制御回路１に対して従
来で説明した自律的な動作モードと、端子ＣＫに与えら
れるクロックに基づいて転送要求信号の伝送が制御され
るモードとのいずれかを設定するような信号である。端
子ＳＹＮＣが“Ｌ”であるとき、転送制御回路１は自律
的な動作モードに設定されて従来で説明したような自己
同期型転送制御回路と同じ動作をする。一方、端子ＳＹ
ＮＣが“Ｈ”であるとき、転送制御回路１は端子ＣＫに
与えられるクロックに基づいて転送要求信号の伝送が制
御されるようなモードに設定される。
【００２８】この実施例では、端子ＳＹＮＣが“Ｌ”の
ときの動作は、従来で説明したような自己同期型転送制
御回路と同じであるので、その場合の説明は省略し、端
子ＳＹＮＣが“Ｈ”であるときの動作についてのみ、説
明する。
【００２９】図１（ｂ）においてこの発明の一実施例に
よる転送制御回路１は図５に示した従来の転送制御回路
のＮＡＮＤゲート１４０に代替してＮＡＮＤゲート１４
１を含み、さらに転送要求制御部１ａを新たに含む。そ
の他の構成は従来と同様である。
【００３０】ＮＡＮＤゲート１４１は第１〜第５の入力
ノードを有し、そのうち第２〜第５の入力ノードは従来
のゲート１４０の第１〜第４の入力ノードに相当し、そ
の第１の入力ノードには後述するように転送要求制御部
１ａの出力ノードＩＮＨＢが接続される。
【００３１】転送要求制御部１ａはＤタイプフリップフ
ロップ１１および２１、インバータ３１、ＥＸＯＲゲー
ト４１およびＮＡＮＤゲート５１を含む。フリップフロ
ップ２１のノードｃｋはインバータ３１を介して転送要
求入力端子ＣＩに接続され、ノードＤはフリップフロッ
プ１１のノード／Ｑに接続され、さらにノードＱはフリ
ップフロップ１１のノードＤに接続されるとともにＥＸ
ＯＲゲート４１の一方の入力に接続される。フリップフ
ロップ１１のノードｃｋはクロック入力端子ＣＫに接続
され、ノードＱはＥＸＯＲゲート４１の他方の入力に接
続される。ＮＡＮＤゲート５１の出力ノードＩＮＨＢは
前述したようにＮＡＮＤゲート１４１の第１の入力に接
続される。この転送制御回路１が、従来と同様な自己同
期型転送制御回路として動作するモードであるとき、言
い換えればモード入力端子ＳＹＮＣが“Ｌ”であると
き、出力ノードＩＮＨＢは“Ｈ”に固定されるので、ゲ
ート１４１の機能は従来のゲート１４０のそれと等しく
なる。つまり、このモードであるとき転送制御回路１に
おいて転送要求制御部１ａは不能化されているのと等し
くなるので、該回路１は従来と同様な自己同期型転送制
御回路として動作する。
【００３２】次に、端子ＳＹＮＣが“Ｈ”であり、かつ
端子ＣＫの入力クロックによって転送要求信号の伝送が
制御されるモードについて、図２のタイミングチャート
を参照しながら説明する。今、モード入力端子ＳＹＮＣ
が外部制御により“Ｈ”に設定され、かつ該回路１はマ
スタリセット信号入力により初期化されているものと想
定する。
【００３３】前段のデータ伝送路から転送許可出力端子
ＲＯが“Ｈ”であることに基づいて、データ転送を要求
する転送要求信号が入力されるとパルス入力端子ＣＩが
“Ｌ”に立下がる。端子ＣＩに与えられた信号はＲＳフ
リップフロップ１１１をセットするので、ノードＱには
“Ｈ”が与えられる。ノードＱの信号はインバータ１３
０を介して転送許可出力端子ＲＯに与えられ、端子ＲＯ
は“Ｌ”となる。これにより、前段の転送制御回路に対
して新たなデータの転送を禁止する旨の転送禁止信号が
与えられる。同時に、端子ＣＩに与えられた信号はイン
バータ３１を介してＤタイプフリップフロップ２１のノ
ードｃｋに入力される。
【００３４】Ｄタイプフリップフロップ２１は、インバ
ータ３１を介して入力端子ＣＩの信号レベルをノードｃ
ｋを介して受け取り、ノードｃｋの“Ｈ”への立上がり
に応答してＤタイプフリップフロップ１１の出力ノード
／Ｑの信号をラッチする。その結果、Ｄタイプフリップ
フロップ１１と２２との出力ノードＱが互いに逆の信号
レベルを出力し、それらがＥＸＯＲゲート４１に入力さ
れるためゲート４１の出力は“Ｈ”を有することになっ
て、ＮＡＮＤゲート５１の出力ノードＩＮＨＢは“Ｌ”
となる。
【００３５】その後、一定時間期間経過すると、転送要
求入力端子ＣＩは“Ｈ”に復帰する。端子ＣＩが“Ｈ”
に復帰し、ＲＳフリップフロップ１１１の出力ノード
Ｑ、インバータ１８０の出力ノードおよび転送許可入力
端子ＲＩがすべて“Ｈ”であったとしても、出力ノード
ＩＮＨＢが“Ｌ”である期間は、ＮＡＮＤゲート１４１
の出力ノードＧは“Ｌ”を出力し続けることになるの
で、パルス出力端子ＣＯは“Ｌ”にはならない。したが
って、後段の転送制御回路に対し転送要求信号は伝送さ
れない。
【００３６】このように、モード入力端子ＳＹＮＣを
“Ｈ”に設定することにより、転送制御回路１は前段部
の転送制御回路から与えられた転送要求信号を後段の転
送制御回路へ転送することが抑制される。
【００３７】次に、外部制御により端子ＣＫに“Ｈ”の
信号を与えると、応じてＤタイプフリップフロップ１１
はＤタイプフリップフロップ２１の出力ノードＱの信号
をラッチする。その結果、フリップフロップ１１と２１
との出力ノードＱは同じ信号レベルとなるので、ＥＸＯ
Ｒゲート４１の出力ノードが“Ｌ”となって、ＮＡＮＤ
ゲート５１の出力ノードＩＮＨＢが“Ｈ”に立上がる。
【００３８】出力ノードＩＮＨＢが“Ｈ”に立上がる
と、ＮＡＮＤゲート１４１の出力ノードＧは“Ｌ”に立
上がる。これにより、ＲＳフリップフロップ１１１がリ
セットされ、またＲＳフリップフロップ１１２はセット
される。ＲＳフリップフロップ１１２の出力ノード／Ｑ
は“Ｌ”に立下がるので、パルス出力端子ＣＰは“Ｈ”
に立上がり、この信号レベルは対応のデータ保持回路２
のクロック入力となる。これに応じてデータ保持回路２
は入力データＤＩをラッチし出力データＤＯにして出力
する。さらに、ＲＳフリップフロップ１１２の出力ノー
ド／Ｑの信号はインバータ１７０および１８０を介して
さらに遅延素子１９０を通ってパルス出力端子ＣＯに与
えられる。これによりパルス出力端子ＣＯは遅延素子１
９０の時定数による所定時間経過後“Ｌ”となるので、
後段の転送制御回路に対しデータの転送要求信号が与え
られることになる。
【００３９】このように、モード入力端子ＳＹＮＣを
“Ｈ”にして転送要求信号を後段の転送制御回路に伝送
するのを抑制した後、改めてクロック入力端子ＣＫに
“Ｈ”の信号を与えることによって、この伝送が阻止さ
れた転送要求信号がそのまま後段の転送制御回路に与え
られることになる。
【００４０】さらに一定時間期間経過後、後段の転送制
御回路から転送禁止信号が送出され、転送許可入力端子
ＲＩが“Ｌ”に立下がると、ＲＳフリップフロップ１１
２はリセットされ、応じてパルス出力端子ＣＰは“Ｌ”
に、出力端子ＣＯは“Ｈ”にそれぞれ復帰する。したが
って、データ保持回路２に対するデータのラッチ動作は
禁止され、後段の転送制御回路に対する新たなデータの
転送が禁止される。
【００４１】以上のように、モード入力端子ＳＹＮＣが
“Ｈ”に設定されている期間は、外部制御によるクロッ
ク入力端子ＣＫの信号レベルに基づいてパルス入力端子
ＣＩに与えられる転送要求信号の後段への転送が容易に
制御される。したがって、ユーザは外部制御によりモー
ド入力端子ＳＹＮＣおよびクロック入力端子ＣＫの信号
レベルを所望レベルに設定することにより、転送制御回
路やデータ伝送路間に配置されるロジックについて、転
送タイミングの検証や処理内容のデバックについて、デ
ータの伝送を１段ずつ進めながら、段階的に行なうこと
が可能となる。
【００４２】上述したようにモード入力端子ＳＹＮＣを
“Ｈ”に固定して、クロック入力を端子ＣＫに任意に与
え、外部制御によりデータの転送を制御しながらデータ
を任意のデータ伝送路まで転送した後に、モード入力端
子ＳＹＮＣを“Ｌ”に設定変更すれば、その設定変更時
点から転送制御回路は従来と同様な自律的な動作モード
（自己同期型転送制御）で動作し始めることになる。こ
のように、外部制御によりモード入力端子ＳＹＮＣの信
号レベルを可変設定するだけで、容易に転送制御回路の
動作モードを変更することも可能である。
【００４３】
【発明の効果】以上のようにこの発明によれば、パルス
転送に伴う動作を検証する際には、すなわち前段部から
与えられる第１のパルスを任意に保留して、第２のパル
スとして後段部に転送することを抑制するような場合に
は、第３の記憶手段に対して外部から任意に第３のパル
スを与えるだけで、パルスの転送が任意に抑制される。
したがって、前段部から与えられる第１のパルスを第２
のパルスとして後段部に転送する動作の検証が容易に可
能となる。
【００４４】したがって、この発明に係る転送制御回路
や、この転送制御回路を含んで構成されるデータ伝送
路、および各データ伝送路間に配置されるロジック回路
などにおけるデータまたは信号転送時のタイミングの検
証や、処理内容のデバックに際して動作の追跡を１ステ
ップずつ行なうことが可能となる。
【図面の簡単な説明】
【図１】（ａ）および（ｂ）は、この発明の一実施例に
よる自己同期型転送制御回路と、それを含むデータ伝送
路の構成を示す図である。
【図２】図１（ａ）および（ｂ）に示された転送制御回
路の動作を説明するためのタイミングチャートである。
【図３】従来のハンドシェイク方式を採用したデータ伝
送装置の一例を示すブロック図である。
【図４】図３に示されたデータ伝送路の構成を示すブロ
ック図である。
【図５】従来の自己同期型転送制御回路の一例を示す回
路図である。
【図６】図５に示された回路の動作を説明するためのタ
イミングチャートである。
【符号の説明】
１ 転送制御回路 ２ データ保持回路 １ａ 転送要求制御部 ＳＹＮＣ モード入力端子 ＣＫ クロック入力端子 ＣＩ パルス入力端子 ＣＰ，ＣＯ パルス出力端子 ＲＯ 転送許可出力端子 ＲＩ 転送許可入力端子 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 転送の許可または禁止を指示する指示信
    号に基づいて、前段部から与えられる第１のパルスを第
    ２のパルスとして後段部に転送する自己同期型転送制御
    回路であって、 前記第１のパルスを記憶する第１の記憶手段と、 前記指示信号の禁止状態に応答してリセットされる第２
    の記憶手段と、 前記第１のパルスの入力に応答してセットされ、かつ外
    部から任意に与えられる第３のパルスの入力に応答して
    リセットされる第３の記憶手段と、 前記第１の記憶手段が前記第１のパルスを記憶している
    こと、前記第１の記憶手段に前記第１のパルスが与えら
    れていないこと、前記第２の記憶手段がリセット状態で
    あること、前記指示信号が許可状態であること、および
    前記第３の記憶手段がリセット状態であることに応答し
    てパルスを出力する論理手段とを備え、 前記第１の記憶手段は前記論理手段から出力されるパル
    スによりリセットされ、前記第２の記憶手段は前記論理
    手段から出力されるパルスを記憶して前記第２のパルス
    を発生する、自己同期型転送制御回路。
JP23476392A 1992-09-02 1992-09-02 自己同期型転送制御回路 Expired - Fee Related JP3372970B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP23476392A JP3372970B2 (ja) 1992-09-02 1992-09-02 自己同期型転送制御回路
US08/113,824 US5373204A (en) 1992-09-02 1993-08-31 Self-timed clocking transfer control circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23476392A JP3372970B2 (ja) 1992-09-02 1992-09-02 自己同期型転送制御回路

Publications (2)

Publication Number Publication Date
JPH0683731A true JPH0683731A (ja) 1994-03-25
JP3372970B2 JP3372970B2 (ja) 2003-02-04

Family

ID=16975978

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23476392A Expired - Fee Related JP3372970B2 (ja) 1992-09-02 1992-09-02 自己同期型転送制御回路

Country Status (2)

Country Link
US (1) US5373204A (ja)
JP (1) JP3372970B2 (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6823443B2 (en) 2000-05-22 2004-11-23 Sharp Kabushiki Kaisha Data driven type apparatus and method with router operating at a different transfer rate than system to attain higher throughput
US6882695B1 (en) 1997-08-28 2005-04-19 Sharp Kabushiki Kaisha Data transmission line used continuously connected in plurality of stages in asynchronous system
US6959004B2 (en) 2000-03-24 2005-10-25 Sharp Kabushiki Kaisha Data driven information processing apparatus
US6977756B2 (en) 2000-06-12 2005-12-20 Sharp Kabushiki Kaisha Error diffusion processing device
US7051194B2 (en) 2000-03-31 2006-05-23 Sharp Kabushiki Kaisha Self-synchronous transfer control circuit and data driven information processing device using the same
US7082515B2 (en) 2000-04-27 2006-07-25 Sharp Kabushiki Kaisha Data driven type information processing apparatus having deadlock breaking function
JP2007220046A (ja) * 2006-02-20 2007-08-30 Toshiba Corp バス装置、バスシステムおよび情報転送方法
US7280539B2 (en) 2001-08-30 2007-10-09 Sharp Kabushiki Kaisha Data driven type information processing apparatus
US7340586B2 (en) 2003-11-10 2008-03-04 Sharp Kabushiki Kaisha Data transfer for debugging in data driven type processor processing data packet with data flow program including transfer control bit setting instruction
CN115800992A (zh) * 2023-02-07 2023-03-14 浪潮电子信息产业股份有限公司 一种握手信号的拆分电路、方法、装置、设备及存储介质

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5534796A (en) * 1995-04-21 1996-07-09 Intergraph Corporation Self-clocking pipeline register
US5565798A (en) * 1995-08-21 1996-10-15 International Business Machines Corporation Self-timed control circuit for self-resetting logic circuitry
US5614846A (en) * 1995-10-26 1997-03-25 International Business Machines Corporation Latch circuit with state-walk logic
US5963609A (en) * 1996-04-03 1999-10-05 United Microelectronics Corp. Apparatus and method for serial data communication between plurality of chips in a chip set
US6381293B1 (en) * 1996-04-03 2002-04-30 United Microelectronics Corp. Apparatus and method for serial data communication between plurality of chips in a chip set
US5737614A (en) * 1996-06-27 1998-04-07 International Business Machines Corporation Dynamic control of power consumption in self-timed circuits
JP3794712B2 (ja) * 1996-11-15 2006-07-12 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴイ 自己計時命令実行ユニットを有するデータ処理回路
US6522170B1 (en) * 1998-04-27 2003-02-18 International Business Machines Corporation Self-timed CMOS static logic circuit
US7127629B2 (en) * 2003-06-03 2006-10-24 Intel Corporation Redriving a data signal responsive to either a sampling clock signal or stable clock signal dependent on a mode signal
FR2865293B1 (fr) * 2004-01-20 2006-03-31 Atmel Nantes Sa Microcontroleur a convertisseur numerique analogique synchronise.
JP4246141B2 (ja) * 2004-03-22 2009-04-02 シャープ株式会社 データ処理装置
EP2515226A1 (en) * 2011-04-21 2012-10-24 STMicroelectronics SA An arrangement

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4679213A (en) * 1985-01-08 1987-07-07 Sutherland Ivan E Asynchronous queue system
JP2501344B2 (ja) * 1987-12-26 1996-05-29 株式会社東芝 デ―タ転送回路
KR950009681B1 (ko) * 1988-06-30 1995-08-26 금성일렉트론주식회사 순서 선택 우선의 임의/순서 선택회로
US5067069A (en) * 1989-02-03 1991-11-19 Digital Equipment Corporation Control of multiple functional units with parallel operation in a microcoded execution unit
US5109495A (en) * 1989-02-03 1992-04-28 Digital Equipment Corp. Method and apparatus using a source operand list and a source operand pointer queue between the execution unit and the instruction decoding and operand processing units of a pipelined data processor
JPH03147598A (ja) * 1989-11-02 1991-06-24 Sony Corp シフトレジスタ
JP2593734B2 (ja) * 1990-08-07 1997-03-26 シャープ株式会社 自己同期型転送制御回路
JP2868613B2 (ja) * 1990-11-28 1999-03-10 富士通株式会社 順序論理回路

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6882695B1 (en) 1997-08-28 2005-04-19 Sharp Kabushiki Kaisha Data transmission line used continuously connected in plurality of stages in asynchronous system
US6959004B2 (en) 2000-03-24 2005-10-25 Sharp Kabushiki Kaisha Data driven information processing apparatus
US7051194B2 (en) 2000-03-31 2006-05-23 Sharp Kabushiki Kaisha Self-synchronous transfer control circuit and data driven information processing device using the same
US7082515B2 (en) 2000-04-27 2006-07-25 Sharp Kabushiki Kaisha Data driven type information processing apparatus having deadlock breaking function
US6823443B2 (en) 2000-05-22 2004-11-23 Sharp Kabushiki Kaisha Data driven type apparatus and method with router operating at a different transfer rate than system to attain higher throughput
US6977756B2 (en) 2000-06-12 2005-12-20 Sharp Kabushiki Kaisha Error diffusion processing device
US7280539B2 (en) 2001-08-30 2007-10-09 Sharp Kabushiki Kaisha Data driven type information processing apparatus
US7340586B2 (en) 2003-11-10 2008-03-04 Sharp Kabushiki Kaisha Data transfer for debugging in data driven type processor processing data packet with data flow program including transfer control bit setting instruction
JP2007220046A (ja) * 2006-02-20 2007-08-30 Toshiba Corp バス装置、バスシステムおよび情報転送方法
US7818546B2 (en) 2006-02-20 2010-10-19 Kabushiki Kaisha Toshiba Pipeline processing communicating adjacent stages and controls to prevent the address information from being overwritten
CN115800992A (zh) * 2023-02-07 2023-03-14 浪潮电子信息产业股份有限公司 一种握手信号的拆分电路、方法、装置、设备及存储介质
CN115800992B (zh) * 2023-02-07 2023-06-02 浪潮电子信息产业股份有限公司 一种握手信号的拆分电路、方法、装置、设备及存储介质

Also Published As

Publication number Publication date
US5373204A (en) 1994-12-13
JP3372970B2 (ja) 2003-02-04

Similar Documents

Publication Publication Date Title
JP3372970B2 (ja) 自己同期型転送制御回路
JPS59111561A (ja) 複合プロセツサ・システムのアクセス制御方式
PL167608B1 (pl) Sposób i urzadzenie do zarzadzania przesylaniem danych miedzy pamieciaa urzadzeniami zewnetrznymi PL PL
US6959004B2 (en) Data driven information processing apparatus
US4471425A (en) A data transfer control system for multiple units on a common bus using a serially transmitted transfer permission signal
JPH01250133A (ja) アービタ
JP3796390B2 (ja) データ駆動型情報処理装置
US4539656A (en) Memory access selection circuit
US7515157B2 (en) Data transmission device, data transfer system and method
JP2563679B2 (ja) 双方向入出力信号分離回路
US6882695B1 (en) Data transmission line used continuously connected in plurality of stages in asynchronous system
JP3354177B2 (ja) データ伝送装置
US5598552A (en) Error free data transfers
US6757752B2 (en) Micro controller development system
KR100776127B1 (ko) 에스램을 위한 명령어 제어회로
JP3137489B2 (ja) ライトアクセス競合調整回路
JPS6024745A (ja) 信号伝送方法及びその装置
JP3048762B2 (ja) 半導体集積回路装置
KR910007746B1 (ko) 프로세서간 단방향 통신 중계장치 및 방법
JP2000132451A (ja) メモリ制御回路
JPH0748199B2 (ja) インターフェイス装置
JPH0813042B2 (ja) 方向制御方式
JPH05298266A (ja) マルチプロセッサシステムのプロセッサ間通信方式
JPH0635845A (ja) アクセス制御回路装置
JPS586974B2 (ja) キオクキリカエソウチ

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081122

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091122

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees