JPH0684948A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0684948A JPH0684948A JP23216692A JP23216692A JPH0684948A JP H0684948 A JPH0684948 A JP H0684948A JP 23216692 A JP23216692 A JP 23216692A JP 23216692 A JP23216692 A JP 23216692A JP H0684948 A JPH0684948 A JP H0684948A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 低ピンチオフ電圧を有する接合型電界効果ト
ランジスタのチャンネル抵抗を低下させ、安定して形成
できるようにする。 【構成】 チャンネル領域をより高濃度のゲート領域に
より挟持する。
ランジスタのチャンネル抵抗を低下させ、安定して形成
できるようにする。 【構成】 チャンネル領域をより高濃度のゲート領域に
より挟持する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関する。特に、接合型電界効果トランジスタを
用いた半導体装置およびその製造方法に関する。
造方法に関する。特に、接合型電界効果トランジスタを
用いた半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】図８は従来の接合型電界効果トランジス
タ（以下ＪＦＥＴと略記）の構成の一例を示す平面図、
図９は従来例における図８に示すＡ−Ａ′断面図、図１
０は従来例における図８に示すＢ−Ｂ′断面図である。
タ（以下ＪＦＥＴと略記）の構成の一例を示す平面図、
図９は従来例における図８に示すＡ−Ａ′断面図、図１
０は従来例における図８に示すＢ−Ｂ′断面図である。
【０００３】この例では、周囲を絶縁膜５で囲われたＮ
型のエピタキシャル層３内に設けられたＰ型のＳＤ領域
７および７ａと、このＳＤ領域７および７ａに接続する
Ｐ型のチャンネル領域８と、このチャンネル領域８に表
面側で交差するＮ型のゲート領域９と、エピタキシャル
層３の表面を覆う絶縁膜５に設けられた開口１０、１０
ａ、１０ｂを通してＳＤ領域７、７ａ、およびゲート領
域９にそれぞれ接続する電極１１、１１ａ、１１ｂとに
より構成される。
型のエピタキシャル層３内に設けられたＰ型のＳＤ領域
７および７ａと、このＳＤ領域７および７ａに接続する
Ｐ型のチャンネル領域８と、このチャンネル領域８に表
面側で交差するＮ型のゲート領域９と、エピタキシャル
層３の表面を覆う絶縁膜５に設けられた開口１０、１０
ａ、１０ｂを通してＳＤ領域７、７ａ、およびゲート領
域９にそれぞれ接続する電極１１、１１ａ、１１ｂとに
より構成される。
【０００４】ＳＤ領域７、７ａ、チャンネル領域８、お
よびゲート領域９は、例えば不純物のイオン注入により
形成され、図１１に示すＥ−Ｅ′部での不純物濃度分布
を図１１に示す。図中、実線はＮ型不純物、破線はＰ型
不純物の濃度分布を表している。Ｎ型不純物の濃度はＰ
型不純物の表面側で高く、反対側で低くなっている。
よびゲート領域９は、例えば不純物のイオン注入により
形成され、図１１に示すＥ−Ｅ′部での不純物濃度分布
を図１１に示す。図中、実線はＮ型不純物、破線はＰ型
不純物の濃度分布を表している。Ｎ型不純物の濃度はＰ
型不純物の表面側で高く、反対側で低くなっている。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
装置は、チャンネル領域をピンチオフする場合に、空乏
層は表面側では主にチャンネル領域側に広がるが、反対
側では主にエピタキシャル層側に広がるため、チャンネ
ル領域をピンチオフするにはほとんど表面側から空乏化
しなければならないことになる。従って、ピンチオフ電
圧の小さいＪＦＥＴを形成する場合、チャンネル領域の
濃度を下げるか、チャンネル幅を狭くすることになり、
チャンネル抵抗が高くなる問題があった。また、エピタ
キシャル成長法はイオン注入法に比べ濃度の制御性が悪
いため、エピタキシャル層側からチャンネル領域に広が
る空乏層幅の変動が大きく、ピンチオフ電圧の変動も大
きくなる問題があった。
装置は、チャンネル領域をピンチオフする場合に、空乏
層は表面側では主にチャンネル領域側に広がるが、反対
側では主にエピタキシャル層側に広がるため、チャンネ
ル領域をピンチオフするにはほとんど表面側から空乏化
しなければならないことになる。従って、ピンチオフ電
圧の小さいＪＦＥＴを形成する場合、チャンネル領域の
濃度を下げるか、チャンネル幅を狭くすることになり、
チャンネル抵抗が高くなる問題があった。また、エピタ
キシャル成長法はイオン注入法に比べ濃度の制御性が悪
いため、エピタキシャル層側からチャンネル領域に広が
る空乏層幅の変動が大きく、ピンチオフ電圧の変動も大
きくなる問題があった。
【０００６】本発明はこのような問題を解決するもの
で、チャンネル抵抗を低下させ、かつピンチオフ電圧の
変動を小さくすることができる半導体装置およびその製
造方法を提供することを目的とする。
で、チャンネル抵抗を低下させ、かつピンチオフ電圧の
変動を小さくすることができる半導体装置およびその製
造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の第一は、一導電
型半導体基板と、この一導体型半導体基板上に形成され
た逆導電型半導体層と、この逆導電型半導体層の表面に
設けられた第一の一導電型半導体領域および第二の一導
電型半導体領域と、前記逆導電型半導体層内に埋め込ま
れ前記第一の一導電型半導体領域および前記第二の一導
電型半導体領域に接続する第三の一導電型半導体領域
と、この第三の一導電型半導体領域を挟んで上層に設け
られた第一の逆導電型半導体領域および下層に設けられ
た第二の逆導電型半導体領域と、前記逆導電型半導体層
の表面に設けられた絶縁膜と、前記逆導電型半導体層、
および前記第一の逆導電型半導体領域と前記第一の一導
電型半導体領域および前記第二の一導電型半導体領域と
の表面に設けられた絶縁膜の開口を介して各々の領域と
接続された電極とを備えたことを特徴とする。前記第一
の逆導電型半導体領域および前記第二の逆導電型半導体
領域は、前記第三の一導電型半導体領域よりも高濃度で
あることが望ましい。
型半導体基板と、この一導体型半導体基板上に形成され
た逆導電型半導体層と、この逆導電型半導体層の表面に
設けられた第一の一導電型半導体領域および第二の一導
電型半導体領域と、前記逆導電型半導体層内に埋め込ま
れ前記第一の一導電型半導体領域および前記第二の一導
電型半導体領域に接続する第三の一導電型半導体領域
と、この第三の一導電型半導体領域を挟んで上層に設け
られた第一の逆導電型半導体領域および下層に設けられ
た第二の逆導電型半導体領域と、前記逆導電型半導体層
の表面に設けられた絶縁膜と、前記逆導電型半導体層、
および前記第一の逆導電型半導体領域と前記第一の一導
電型半導体領域および前記第二の一導電型半導体領域と
の表面に設けられた絶縁膜の開口を介して各々の領域と
接続された電極とを備えたことを特徴とする。前記第一
の逆導電型半導体領域および前記第二の逆導電型半導体
領域は、前記第三の一導電型半導体領域よりも高濃度で
あることが望ましい。
【０００８】本発明の第二は、一導電型半導体基板上の
逆導電型半導体層の表面に絶縁膜を形成する工程と、前
記逆導電型半導体層の表面に前記第一の一導電型半導体
領域および前記第二の一導電型半導体領域を形成する工
程と、前記逆導電型半導体層内に前記第一の一導電型半
導体領域および前記第二の一導電型半導体領域に接続す
る第三の一導電型半導体領域を形成する工程と、この第
三の一導電型半導体領域よりも浅く前記第一の逆導電型
半導体領域を形成する工程と、前記第三の一導電型半導
体領域よりも深く前記第二の逆導電型半導体領域を形成
する工程と、前記絶縁膜に開口を設け、前記逆導電型半
導体層と、前記第一の一導電型半導体領域および前記第
二の一導電型半導体領域との表面を露出する工程と、前
記開口を覆う電極を形成する工程とを含むことを特徴と
する。
逆導電型半導体層の表面に絶縁膜を形成する工程と、前
記逆導電型半導体層の表面に前記第一の一導電型半導体
領域および前記第二の一導電型半導体領域を形成する工
程と、前記逆導電型半導体層内に前記第一の一導電型半
導体領域および前記第二の一導電型半導体領域に接続す
る第三の一導電型半導体領域を形成する工程と、この第
三の一導電型半導体領域よりも浅く前記第一の逆導電型
半導体領域を形成する工程と、前記第三の一導電型半導
体領域よりも深く前記第二の逆導電型半導体領域を形成
する工程と、前記絶縁膜に開口を設け、前記逆導電型半
導体層と、前記第一の一導電型半導体領域および前記第
二の一導電型半導体領域との表面を露出する工程と、前
記開口を覆う電極を形成する工程とを含むことを特徴と
する。
【０００９】本発明の第三は、前記一導電型半導体基板
上の逆導電型半導体層表面に絶縁膜を形成する工程と、
この絶縁膜に開口を形成する工程と、前記逆導電型半導
体層表面に前記第一の一導電型半導体領域および前記第
二の一導電型半導体領域を形成する工程と、前記逆導電
型半導体層内に埋め込まれ前記第一の一導電型半導体領
域および前記第二の一導電型半導体領域に接続する前記
第三の一導電型半導体領域を形成する工程と、この第三
の一導電型半導体領域よりも浅く前記第一の逆導電型半
導体領域を形成する工程と、前記第三の一導電型半導体
領域よりも深く前記第二の逆導電型半導体領域を形成す
る工程と、前記開口を覆う前記電極を形成する工程とを
含むことを特徴とする。前記第一の一導電型半導体領域
および前記第二の一導電型半導体領域が前記開口を介し
て自己整合的に形成され、前記第一の逆導電型半導体領
域および前記第二の逆導電型半導体領域を前記第三の一
導電型半導体領域よりも高濃度に形成することが望まし
い。
上の逆導電型半導体層表面に絶縁膜を形成する工程と、
この絶縁膜に開口を形成する工程と、前記逆導電型半導
体層表面に前記第一の一導電型半導体領域および前記第
二の一導電型半導体領域を形成する工程と、前記逆導電
型半導体層内に埋め込まれ前記第一の一導電型半導体領
域および前記第二の一導電型半導体領域に接続する前記
第三の一導電型半導体領域を形成する工程と、この第三
の一導電型半導体領域よりも浅く前記第一の逆導電型半
導体領域を形成する工程と、前記第三の一導電型半導体
領域よりも深く前記第二の逆導電型半導体領域を形成す
る工程と、前記開口を覆う前記電極を形成する工程とを
含むことを特徴とする。前記第一の一導電型半導体領域
および前記第二の一導電型半導体領域が前記開口を介し
て自己整合的に形成され、前記第一の逆導電型半導体領
域および前記第二の逆導電型半導体領域を前記第三の一
導電型半導体領域よりも高濃度に形成することが望まし
い。
【００１０】
【作用】Ｎ型埋込層およびエピタキシャル層により構成
された逆導電型半導体層のエピタキシャル層内に埋め込
まれ第一の一導電型半導体領域（ＳＤ領域）および第二
の一導電型半導体領域（ＳＤ領域）に接続する第三の一
導電型半導体領域（チャンネル領域）を設けることによ
り、低チャンネル抵抗で変動のない低ピンチオフ電圧を
得ることができ、また、第三の一導電型半導体領域（チ
ャンネル領域）の上下に設けた第一および第二の逆導電
型半導体領域（ゲート領域）にイオンを注入して確定す
ることにより、微細で高精度に形成することができる。
された逆導電型半導体層のエピタキシャル層内に埋め込
まれ第一の一導電型半導体領域（ＳＤ領域）および第二
の一導電型半導体領域（ＳＤ領域）に接続する第三の一
導電型半導体領域（チャンネル領域）を設けることによ
り、低チャンネル抵抗で変動のない低ピンチオフ電圧を
得ることができ、また、第三の一導電型半導体領域（チ
ャンネル領域）の上下に設けた第一および第二の逆導電
型半導体領域（ゲート領域）にイオンを注入して確定す
ることにより、微細で高精度に形成することができる。
【００１１】
【実施例】次に、本発明実施例を図面に基づいて説明す
る。
る。
【００１２】（第一実施例）図１は本発明第一実施例の
構成を示す平面図、図２は本発明第一実施例における図
１に示すＡ−Ａ′断面図、図３は本発明第一実施例にお
ける図１に示すＢ−Ｂ′断面図である。
構成を示す平面図、図２は本発明第一実施例における図
１に示すＡ−Ａ′断面図、図３は本発明第一実施例にお
ける図１に示すＢ−Ｂ′断面図である。
【００１３】本発明第一実施例は、一導電型半導体基板
としてのＰ型半導体基板１と、このＰ型半導体基板１上
に形成された逆導電型半導体層を形成するＮ型埋込層２
およびエピタキシャル層３と、このエピタキシャル層３
の表面に設けられた第一の一導電型半導体領域としての
ＳＤ領域７および第二の一導電型半導体領域としてのＳ
Ｄ領域７ａと、エピタキシャル層３内に埋め込まれＳＤ
領域７および７ａに接続する第三の一導電型半導体領域
としてのチャンネル領域８と、このチャンネル領域８を
挟んで上層に設けられた第一の逆導電型半導体領域とし
てのゲート領域９および下層に設けられた第二の逆導電
型半導体領域としてのゲート領域９ａと、エピタキシャ
ル層３の表面に設けられた絶縁膜５と、エピタキシャル
層３およびゲート領域９と、ＳＤ領域７および７ａとの
表面に設けられた絶縁膜５の開口１０、１０ａ、１０ｂ
を介して各々の領域と接続された電極１１、１１ａ、１
１ｂと、Ｐ型半導体基板１、Ｎ型埋込層２およびエピタ
キシャル層３をとりまく絶縁領域４と、Ｎ型埋込層２と
電極１１との間に配置されたゲート引出領域６とを備え
る。ゲート領域９および９ａはチャンネル領域８よりも
高濃度に構成される。図４は図３に示すＣ−Ｃ′部の不
純物濃度分布を示す図である。同図中、実線は一導電型
不純物を示し、破線は逆導電型不純物の濃度分布を示
す。チャンネル領域８は、より高濃度のゲート領域に両
側とも挟まれる。
としてのＰ型半導体基板１と、このＰ型半導体基板１上
に形成された逆導電型半導体層を形成するＮ型埋込層２
およびエピタキシャル層３と、このエピタキシャル層３
の表面に設けられた第一の一導電型半導体領域としての
ＳＤ領域７および第二の一導電型半導体領域としてのＳ
Ｄ領域７ａと、エピタキシャル層３内に埋め込まれＳＤ
領域７および７ａに接続する第三の一導電型半導体領域
としてのチャンネル領域８と、このチャンネル領域８を
挟んで上層に設けられた第一の逆導電型半導体領域とし
てのゲート領域９および下層に設けられた第二の逆導電
型半導体領域としてのゲート領域９ａと、エピタキシャ
ル層３の表面に設けられた絶縁膜５と、エピタキシャル
層３およびゲート領域９と、ＳＤ領域７および７ａとの
表面に設けられた絶縁膜５の開口１０、１０ａ、１０ｂ
を介して各々の領域と接続された電極１１、１１ａ、１
１ｂと、Ｐ型半導体基板１、Ｎ型埋込層２およびエピタ
キシャル層３をとりまく絶縁領域４と、Ｎ型埋込層２と
電極１１との間に配置されたゲート引出領域６とを備え
る。ゲート領域９および９ａはチャンネル領域８よりも
高濃度に構成される。図４は図３に示すＣ−Ｃ′部の不
純物濃度分布を示す図である。同図中、実線は一導電型
不純物を示し、破線は逆導電型不純物の濃度分布を示
す。チャンネル領域８は、より高濃度のゲート領域に両
側とも挟まれる。
【００１４】このような本発明第一実施例の半導体装置
は、Ｐ型半導体基板１上のエピタキシャル層３の表面に
絶縁膜５を形成する工程と、エピタキシャル層３の表面
にＳＤ領域７および７ａを形成する工程と、エピタキシ
ャル層３内にＳＤ領域７および７ａに接続するチャンネ
ル領域８を形成する工程と、このチャンネル領域８より
も浅くゲート領域９を形成する工程と、チャンネル領域
８よりも深くゲート領域９ａを形成する工程と、絶縁膜
５に開口１０、１０ａ、１０ｂを設け、エピタキシャル
層３と、ＳＤ領域７および７ａとの表面を露出する工程
と、開口１０、１０ａ、１０ｂを覆う電極１１、１１
ａ、１１ｂを形成する工程とを経て製造される。
は、Ｐ型半導体基板１上のエピタキシャル層３の表面に
絶縁膜５を形成する工程と、エピタキシャル層３の表面
にＳＤ領域７および７ａを形成する工程と、エピタキシ
ャル層３内にＳＤ領域７および７ａに接続するチャンネ
ル領域８を形成する工程と、このチャンネル領域８より
も浅くゲート領域９を形成する工程と、チャンネル領域
８よりも深くゲート領域９ａを形成する工程と、絶縁膜
５に開口１０、１０ａ、１０ｂを設け、エピタキシャル
層３と、ＳＤ領域７および７ａとの表面を露出する工程
と、開口１０、１０ａ、１０ｂを覆う電極１１、１１
ａ、１１ｂを形成する工程とを経て製造される。
【００１５】図５（ａ）、（ｂ）、および（ｃ）はこの
ような工程の流れの概要を示したもので、同図（ａ）
は、Ｐ型半導体基板１上にＮ型埋込層２、エピタキシャ
ル層３を形成し、絶縁領域４により素子分離を行った
後、表面に絶縁膜５を形成し、ゲート引出領域６、ＳＤ
領域７、７ａを形成するまでの工程を示す。本発明第一
実施例ではエピタキシャル層３は、厚さ０．８μｍ、濃
度５×１０15ｃｍ-3である。
ような工程の流れの概要を示したもので、同図（ａ）
は、Ｐ型半導体基板１上にＮ型埋込層２、エピタキシャ
ル層３を形成し、絶縁領域４により素子分離を行った
後、表面に絶縁膜５を形成し、ゲート引出領域６、ＳＤ
領域７、７ａを形成するまでの工程を示す。本発明第一
実施例ではエピタキシャル層３は、厚さ０．８μｍ、濃
度５×１０15ｃｍ-3である。
【００１６】同図（ｂ）はその後、絶縁膜５を介してチ
ャンネル領域８、ゲート領域９、９ａを形成するまでの
工程を示す。一例として、絶縁膜５を厚さ４００Åの酸
化膜とした場合、チャンネル領域８はボロンをエネルギ
ー６０ｋｅＶ、注入量２×１０13ｃｍ-2、ゲート領域９
はリンをエネルギー８０ｋｅＶ、注入量２×１０13ｃｍ
-2、ゲート領域９ａはリンをエネルギー３００ｋｅＶ、
注入量６×１０13ｃｍ-2の条件でイオン注入し、最後に
９００℃２０分の熱処理をする。イオン注入の順序は任
意である。
ャンネル領域８、ゲート領域９、９ａを形成するまでの
工程を示す。一例として、絶縁膜５を厚さ４００Åの酸
化膜とした場合、チャンネル領域８はボロンをエネルギ
ー６０ｋｅＶ、注入量２×１０13ｃｍ-2、ゲート領域９
はリンをエネルギー８０ｋｅＶ、注入量２×１０13ｃｍ
-2、ゲート領域９ａはリンをエネルギー３００ｋｅＶ、
注入量６×１０13ｃｍ-2の条件でイオン注入し、最後に
９００℃２０分の熱処理をする。イオン注入の順序は任
意である。
【００１７】同図（ｃ）は、続いてゲート引出領域６、
ＳＤ領域７、７ａ表面の絶縁膜５にそれぞれ開口１０、
１０ａ、１０ｂを設け、電極１１、１１ａ、１１ｂを形
成するまでの工程を示す。
ＳＤ領域７、７ａ表面の絶縁膜５にそれぞれ開口１０、
１０ａ、１０ｂを設け、電極１１、１１ａ、１１ｂを形
成するまでの工程を示す。
【００１８】本第一実施例ではチャンネル幅は約１００
０Å、チャンネル中心のキャリア濃度は約８×１０17ｃ
ｍ-3となり、Ｖｇｓが約１Ｖでピンチオフする。また、
表面の酸化膜厚が１０００Å以下であればピンチオフ電
圧に影響しない。
０Å、チャンネル中心のキャリア濃度は約８×１０17ｃ
ｍ-3となり、Ｖｇｓが約１Ｖでピンチオフする。また、
表面の酸化膜厚が１０００Å以下であればピンチオフ電
圧に影響しない。
【００１９】（第二実施例）図６は本発明第二実施例の
構成を示す断面図であり、図１に示すＢ−Ｂ′断面に相
当する。また、図７は本発明第二実施例における図６に
示すＤ−Ｄ′の不純物濃度を示す図である。本第二実施
例では高濃度のゲート領域９ａが埋込層２に到達してお
り、ゲート抵抗が低減する。本第二実施例の構造はエピ
タキシャル層３の厚さを０．８μｍとし、ゲート領域９
ａをエネルギー３００ｋｅＶ、注入量６×１０13ｃｍ-2
と、エネルギー５００ｋｅＶ、注入量６×１０13ｃｍ-2
の２回のリンイオン注入により形成される。
構成を示す断面図であり、図１に示すＢ−Ｂ′断面に相
当する。また、図７は本発明第二実施例における図６に
示すＤ−Ｄ′の不純物濃度を示す図である。本第二実施
例では高濃度のゲート領域９ａが埋込層２に到達してお
り、ゲート抵抗が低減する。本第二実施例の構造はエピ
タキシャル層３の厚さを０．８μｍとし、ゲート領域９
ａをエネルギー３００ｋｅＶ、注入量６×１０13ｃｍ-2
と、エネルギー５００ｋｅＶ、注入量６×１０13ｃｍ-2
の２回のリンイオン注入により形成される。
【００２０】また、ＳＤ領域、ゲート引出領域は、先に
開口を形成した後、開口をマスクに自己整合的に形成
し、これにより、より小型で寄生容量の少ないＪＦＥＴ
を製造することができる。
開口を形成した後、開口をマスクに自己整合的に形成
し、これにより、より小型で寄生容量の少ないＪＦＥＴ
を製造することができる。
【００２１】その製造工程は、Ｐ型半導体基板１上のエ
ピタキシャル層３の表面に絶縁膜５を形成する工程と、
この絶縁膜５に開口１０、１０ａ、１０ｂを形成する工
程と、エピタキシャル層３の表面にＳＤ領域７および７
ａを形成する工程と、エピタキシャル層３内に埋め込ま
れＳＤ領域７および７ａに接続するチャンネル領域８を
形成する工程と、このチャンネル領域８よりも浅くゲー
ト領域９を形成する工程と、チャンネル領域８よりも深
くゲート領域９ａを形成する工程と、開口１０、１０
ａ、１０ｂを覆う電極１１、１１ａ、１１ｂを形成する
工程とを含み、ＳＤ領域７および７ａが開口１０、１０
ａ、１０ｂを介して自己整合的に形成され、ゲート領域
９および９ａをチャンネル領域８よりも高濃度に形成す
ることができる。
ピタキシャル層３の表面に絶縁膜５を形成する工程と、
この絶縁膜５に開口１０、１０ａ、１０ｂを形成する工
程と、エピタキシャル層３の表面にＳＤ領域７および７
ａを形成する工程と、エピタキシャル層３内に埋め込ま
れＳＤ領域７および７ａに接続するチャンネル領域８を
形成する工程と、このチャンネル領域８よりも浅くゲー
ト領域９を形成する工程と、チャンネル領域８よりも深
くゲート領域９ａを形成する工程と、開口１０、１０
ａ、１０ｂを覆う電極１１、１１ａ、１１ｂを形成する
工程とを含み、ＳＤ領域７および７ａが開口１０、１０
ａ、１０ｂを介して自己整合的に形成され、ゲート領域
９および９ａをチャンネル領域８よりも高濃度に形成す
ることができる。
【００２２】
【発明の効果】以上説明したように本発明によれば、Ｊ
ＦＥＴのチャンネル領域の上下に高濃度のゲート領域を
設けることにより、低チャンネル抵抗で低ピンチオフ電
圧のＪＦＥＴを実現することができる。また、チャンネ
ル領域およびチャンネル領域上下のゲート領域をイオン
注入により確定することにより、微細で高精度のＪＦＥ
Ｔを形成することができ、高速化、特性の安定化を達成
することができる効果がある。
ＦＥＴのチャンネル領域の上下に高濃度のゲート領域を
設けることにより、低チャンネル抵抗で低ピンチオフ電
圧のＪＦＥＴを実現することができる。また、チャンネ
ル領域およびチャンネル領域上下のゲート領域をイオン
注入により確定することにより、微細で高精度のＪＦＥ
Ｔを形成することができ、高速化、特性の安定化を達成
することができる効果がある。
【図１】本発明第一実施例の構成を示す平面図。
【図２】本発明第一実施例における図１に示すＡ−Ａ′
断面図。
断面図。
【図３】本発明第一実施例における図１に示すＢ−Ｂ′
断面図。
断面図。
【図４】本発明第一実施例における不純物の濃度分布を
示す図。
示す図。
【図５】（ａ）〜（ｃ）は本発明第一実施例における工
程の流れを示す断面図。
程の流れを示す断面図。
【図６】本発明第二実施例の構成を示す断面図。
【図７】本発明第二実施例における不純物の濃度分布を
示す図。
示す図。
【図８】従来例の構成を示す平面図。
【図９】従来例の図８に示すＡ−Ａ′断面図。
【図１０】従来例の図８に示すＢ−Ｂ′断面図。
【図１１】従来例における不純物の濃度分布を示す図。
１ Ｐ型半導体基板 ２ Ｎ型埋込層 ３ エピタキシャル層 ４ 絶縁領域 ５ 絶縁膜 ６ Ｎ型ゲート引出領域 ７、７ａ Ｐ型ＳＤ領域 ８ Ｐ型チャンネル領域 ９、９ａ ゲート領域 １０、１０ａ、１０ｂ 開口 １１、１１ａ、１１ｂ 電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812
Claims (3)
- 【請求項１】 一導電型半導体基板（１）と、 この一導電型半導体基板上に形成された逆導電型半導体
層（２、３）と、 この逆導電型半導体層（２、３）の表面に設けられた第
一の一導電型半導体領域（７）および第二の一導電型半
導体領域（７ａ）と、 前記逆導電型半導体層（２、３）内に埋め込まれ前記第
一の一導電型半導体領域（７）および前記第二の一導電
型半導体領域（７ａ）に接続する第三の一導電型半導体
領域（８）と、 この第三の一導電型半導体領域（８）を挟んで上層に設
けられた第一の逆導電型半導体領域（９）および下層に
設けられた第二の逆導電型半導体領域（９ａ）と、 前記逆導電型半導体層（２、３）の表面に設けられた絶
縁膜（５）と、 前記逆導電型半導体層（２、３）、および前記第一の逆
導電型半導体領域（９）と前記第一の一導電型半導体領
域（７）および前記第二の一導電型半導体領域（７ａ）
との表面に設けられた絶縁膜（５）の開口（１０、１０
ａ、１０ｂ）を介して各々の領域と接続された電極（１
１、１１ａ、１１ｂ）とを備えたことを特徴とする半導
体装置。 - 【請求項２】 前記第一の逆導電型半導体領域（９）お
よび前記第二の逆導電型半導体領域（９ａ）は、前記第
三の一導電型半導体領域（８）よりも高濃度である請求
項１記載の半導体装置。 - 【請求項３】 一導電型半導体基板（１）上の逆導電型
半導体層（２、３）の表面に絶縁膜（５）を形成する工
程と、 前記逆導電型半導体層（２、３）の表面に前記第一の一
導電型半導体領域（７）および前記第二の一導電型半導
体領域（７ａ）を形成する工程と、 前記逆導電型半導体層（２、３）内に前記第一の一導電
型半導体領域（７）および前記第二の一導電型半導体領
域（７ａ）に接続する第三の一導電型半導体領域（８）
を形成する工程と、 この第三の一導電型半導体領域（８）よりも浅く前記第
一の逆導電型半導体領域（９）を形成する工程と、 前記第三の一導電型半導体領域（８）よりも深く前記第
二の逆導電型半導体領域（９ａ）を形成する工程と、 前記絶縁膜（５）に開口（１０、１０ａ、１０ｂ）を設
け、前記逆導電型半導体層（２、３）と、 前記第一の一導電型半導体領域（７）および前記第二の
一導電型半導体領域（７ａ）との表面を露出する工程
と、 前記開口（１０、１０ａ、１０ｂ）を覆う電極（１１、
１１ａ、１１ｂ）を形成する工程とを含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04232166A JP3109274B2 (ja) | 1992-08-31 | 1992-08-31 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04232166A JP3109274B2 (ja) | 1992-08-31 | 1992-08-31 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0684948A true JPH0684948A (ja) | 1994-03-25 |
| JP3109274B2 JP3109274B2 (ja) | 2000-11-13 |
Family
ID=16935032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04232166A Expired - Fee Related JP3109274B2 (ja) | 1992-08-31 | 1992-08-31 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3109274B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002103807A1 (en) * | 2001-06-14 | 2002-12-27 | Sumitomo Electric Industries, Ltd. | Lateral junction type field effect transistor |
| WO2011155105A1 (ja) * | 2010-06-07 | 2011-12-15 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| CN104752450A (zh) * | 2013-12-25 | 2015-07-01 | 佳能株式会社 | 成像装置、成像系统和成像装置的制造方法 |
| WO2015097771A1 (ja) * | 2013-12-25 | 2015-07-02 | キヤノン株式会社 | 撮像装置、撮像システム、および、撮像装置の製造方法 |
-
1992
- 1992-08-31 JP JP04232166A patent/JP3109274B2/ja not_active Expired - Fee Related
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002103807A1 (en) * | 2001-06-14 | 2002-12-27 | Sumitomo Electric Industries, Ltd. | Lateral junction type field effect transistor |
| US7023033B2 (en) | 2001-06-14 | 2006-04-04 | Sumitomo Electric Industries, Ltd. | Lateral junction field-effect transistor |
| US7528426B2 (en) | 2001-06-14 | 2009-05-05 | Sumitomo Electric Industries, Ltd. | Lateral junction field-effect transistor |
| WO2011155105A1 (ja) * | 2010-06-07 | 2011-12-15 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| US8928045B2 (en) | 2010-06-07 | 2015-01-06 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device |
| CN104752450A (zh) * | 2013-12-25 | 2015-07-01 | 佳能株式会社 | 成像装置、成像系统和成像装置的制造方法 |
| WO2015097771A1 (ja) * | 2013-12-25 | 2015-07-02 | キヤノン株式会社 | 撮像装置、撮像システム、および、撮像装置の製造方法 |
| CN105830219A (zh) * | 2013-12-25 | 2016-08-03 | 佳能株式会社 | 成像装置、成像系统及用于制造成像装置的方法 |
| KR20160100354A (ko) * | 2013-12-25 | 2016-08-23 | 캐논 가부시끼가이샤 | 촬상 장치, 촬상 시스템 및 촬상 장치의 제조 방법 |
| JPWO2015097771A1 (ja) * | 2013-12-25 | 2017-03-23 | キヤノン株式会社 | 撮像装置、撮像システム、および、撮像装置の製造方法 |
| EP3091576A4 (en) * | 2013-12-25 | 2017-11-29 | Canon Kabushiki Kaisha | Image pickup apparatus, image pickup system, and image pickup apparatus manufacturing method |
| CN105830219B (zh) * | 2013-12-25 | 2019-01-01 | 佳能株式会社 | 成像装置、成像系统及用于制造成像装置的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3109274B2 (ja) | 2000-11-13 |
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