JPH09298301A - Ｍｏｓ技術パワーデバイス - Google Patents
Ｍｏｓ技術パワーデバイスInfo
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- JPH09298301A JPH09298301A JP8288729A JP28872996A JPH09298301A JP H09298301 A JPH09298301 A JP H09298301A JP 8288729 A JP8288729 A JP 8288729A JP 28872996 A JP28872996 A JP 28872996A JP H09298301 A JPH09298301 A JP H09298301A
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D12/01—Manufacture or treatment
- H10D12/031—Manufacture or treatment of IGBTs
- H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Landscapes
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- Thyristors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 従来のＭＯＳ技術パワーデバイスより高い集
積規模を有するパワーデバイスを提供することにある。 【解決手段】 このデバイスは第１導電型の半導体層を
覆う導電性絶縁ゲート層、及び複数の基本機能ユニット
を具える。各基本機能ユニットは細長本体領域３上を延
在する絶縁ゲート層９に形成された細長窓を含む。各細
長本体領域３には第１導電型の不純物が付与されてない
本体部分４０第１導電型のソース領域６０が交互に位置
する。また各細長窓の長さ方向エッジに沿って絶縁材料
側壁スペーサが形成されており、絶縁ゲート層の各細長
窓のエッジをソース金属層から封止している。ソース金
属層は各細長窓を経て各細長本体領域及び各ソース領域
に接触する。
積規模を有するパワーデバイスを提供することにある。 【解決手段】 このデバイスは第１導電型の半導体層を
覆う導電性絶縁ゲート層、及び複数の基本機能ユニット
を具える。各基本機能ユニットは細長本体領域３上を延
在する絶縁ゲート層９に形成された細長窓を含む。各細
長本体領域３には第１導電型の不純物が付与されてない
本体部分４０第１導電型のソース領域６０が交互に位置
する。また各細長窓の長さ方向エッジに沿って絶縁材料
側壁スペーサが形成されており、絶縁ゲート層の各細長
窓のエッジをソース金属層から封止している。ソース金
属層は各細長窓を経て各細長本体領域及び各ソース領域
に接触する。
Description
【０００１】
【発明の属する技術分野】本発明は単一の主要サイズで
集積化されるパワー半導体デバイスに関するものであ
る。特に本発明は単位面積当りのＭＯＳゲートパワーデ
バイスの密度を高める小さ目の最小寸法Ｌp を有するＭ
ＯＳゲートパワーデバイスに関するものである。
集積化されるパワー半導体デバイスに関するものであ
る。特に本発明は単位面積当りのＭＯＳゲートパワーデ
バイスの密度を高める小さ目の最小寸法Ｌp を有するＭ
ＯＳゲートパワーデバイスに関するものである。
【０００２】
【従来の技術】従来既知のＭＯＳ技術パワーデバイスは
半導体チップに集積化される複数の基本機能ユニットで
構成される。各基本機能ユニットは縦形ＭＯＳＦＥＴで
あり、全ての基本機能ユニットは並列に接続される。こ
のような配置での各基本縦形ＭＯＳＦＥＴはパワーデバ
イスの総電流容量の一部に寄与する。
半導体チップに集積化される複数の基本機能ユニットで
構成される。各基本機能ユニットは縦形ＭＯＳＦＥＴで
あり、全ての基本機能ユニットは並列に接続される。こ
のような配置での各基本縦形ＭＯＳＦＥＴはパワーデバ
イスの総電流容量の一部に寄与する。
【０００３】ＭＯＳ技術パワーデバイスのチップは一般
に全ての基本縦形ＭＯＳＦＥＴに対する共通ドレイン層
を形成する第１導電型の低ドープ半導体層を具えてい
る。低ドープ層は高ドープ半導体基板の上に重畳され
る。各基本機能ユニットは共通のドレイン層内に形成さ
れる第２導電型の本体領域を具えている。米国特許第
４，５９３，３０２号（Lidow 外) には、基本機能ユニ
ットの本体領域が、例えば正方形又は六角形状のような
多角形のレイアウトを有する所謂“セル式”のパワーデ
バイスが開示されている。このために、基本機能ユニッ
トも“基本セル”と称される。さらに、ＭＯＳ技術パワ
ーデバイスとして、各基本機能ユニットの本体領域を細
長ストライプとすることも従来既知である。
に全ての基本縦形ＭＯＳＦＥＴに対する共通ドレイン層
を形成する第１導電型の低ドープ半導体層を具えてい
る。低ドープ層は高ドープ半導体基板の上に重畳され
る。各基本機能ユニットは共通のドレイン層内に形成さ
れる第２導電型の本体領域を具えている。米国特許第
４，５９３，３０２号（Lidow 外) には、基本機能ユニ
ットの本体領域が、例えば正方形又は六角形状のような
多角形のレイアウトを有する所謂“セル式”のパワーデ
バイスが開示されている。このために、基本機能ユニッ
トも“基本セル”と称される。さらに、ＭＯＳ技術パワ
ーデバイスとして、各基本機能ユニットの本体領域を細
長ストライプとすることも従来既知である。
【０００４】上記パワーＭＯＳデバイスはいずれも、そ
のＭＯＳ技術パワーデバイスの基本機能ユニットの代表
的な縦形構造（即ち、断面図）が図１に示すようになっ
ている。図１では高ドープ半導体基板を参照番号１にて
示し、低ドープ半導体層を参照番号２にて示してある。
基本機能ユニットの本体領域３は“深い本体領域”と称
する中央の高ドープ領域４と、この高ドープの深い本体
領域よりも低いドーパント濃度を有し、基本縦形ＭＯＳ
ＦＥＴのチャネル領域を形成する横方向の低ドープ部分
５とを具えている。本体領域の横方向部分５のドーピン
グレベルはパワーデバイスのしきい値電圧を決定する。
本体領域３の内部には、共通ドレイン層２と同じ導電型
のソース領域６を形成する。薄い酸化物層７（ゲート酸
化物層）及びポリシリコン層８（パワーデバイスのゲー
ト電極）は本体領域３間の半導体層２の表面を覆い、こ
れらの層は本体領域の低ドープ横方向部分の上にも延在
する。ポリシリコン層８は誘電体層９で覆われ、各本体
領域の上の誘電体層には接点窓１１を開けて、これらの
接点窓を経て重畳金属層１０（パワーデバイスのソース
電極）を堆積し、且つこの金属層をソース領域６及び深
い本体領域４に接触させるようにする。
のＭＯＳ技術パワーデバイスの基本機能ユニットの代表
的な縦形構造（即ち、断面図）が図１に示すようになっ
ている。図１では高ドープ半導体基板を参照番号１にて
示し、低ドープ半導体層を参照番号２にて示してある。
基本機能ユニットの本体領域３は“深い本体領域”と称
する中央の高ドープ領域４と、この高ドープの深い本体
領域よりも低いドーパント濃度を有し、基本縦形ＭＯＳ
ＦＥＴのチャネル領域を形成する横方向の低ドープ部分
５とを具えている。本体領域の横方向部分５のドーピン
グレベルはパワーデバイスのしきい値電圧を決定する。
本体領域３の内部には、共通ドレイン層２と同じ導電型
のソース領域６を形成する。薄い酸化物層７（ゲート酸
化物層）及びポリシリコン層８（パワーデバイスのゲー
ト電極）は本体領域３間の半導体層２の表面を覆い、こ
れらの層は本体領域の低ドープ横方向部分の上にも延在
する。ポリシリコン層８は誘電体層９で覆われ、各本体
領域の上の誘電体層には接点窓１１を開けて、これらの
接点窓を経て重畳金属層１０（パワーデバイスのソース
電極）を堆積し、且つこの金属層をソース領域６及び深
い本体領域４に接触させるようにする。
【０００５】図１の構成では、ソース領域６、深い本体
領域４及び高ドープ半導体基板１によってそれぞれ形成
されているエミッタ、ベース及びコレクタを有している
寄生バイポーラ接合トランジスタがトリガ・オンされな
いようにするためにソース領域と深い本体領域との間を
短絡させる。ソース領域の下側の本体領域内に流れる横
方向電流が、エミッタ−ベース（ＥＢ）接合を順方向バ
イアスする約０．７Ｖよりも大きな電圧降下を発生する
場合に、寄生バイポーラトランジスタはトリガ“オン”
する。深い本体領域４は、それが斯様な寄生トランジス
タのベース抵抗を低くするから、パワーデバイスの頑丈
性を向上する。
領域４及び高ドープ半導体基板１によってそれぞれ形成
されているエミッタ、ベース及びコレクタを有している
寄生バイポーラ接合トランジスタがトリガ・オンされな
いようにするためにソース領域と深い本体領域との間を
短絡させる。ソース領域の下側の本体領域内に流れる横
方向電流が、エミッタ−ベース（ＥＢ）接合を順方向バ
イアスする約０．７Ｖよりも大きな電圧降下を発生する
場合に、寄生バイポーラトランジスタはトリガ“オン”
する。深い本体領域４は、それが斯様な寄生トランジス
タのベース抵抗を低くするから、パワーデバイスの頑丈
性を向上する。
【０００６】図１の構体は高ドープ基板１の上に一般に
エピタキシャル成長により共通ドレイン層２を形成する
ことにより製造される。薄い酸化物層７はＭＯＳ技術パ
ワーデバイスの基本機能ユニットを形成する共通ドレイ
ン層２の能動領域の上に熱成長させ、この薄い酸化物層
の上にポリシリコン層８を堆積する。深い本体領域４
は、中央の高ドープの深い本体領域４とするために高ド
ーズ量のドーパントを選択的に導入するこにより形成す
る。窓１２は第２マスクを経てポリシリコン及びゲート
酸化物層を選択的にエッチングすることによりゲート酸
化物層及びポリシリコン層に形成して、基本機能ユニッ
トを形成する個所に窓１２を開けるようにする。次い
で、本体領域の横方向の低ドープ部分を形成するため
に、窓から低ドーズ量のドーパントを共通ドレイン層内
に選択的に導入して本体領域の横方向の低ドープ部分を
形成する。次に、ソース領域６を下記に詳述するように
して形成してから、誘電体層９を堆積し、この誘電体層
を選択的にエチングして、接点窓１１を開ける。次いで
金属層１０を堆積し、これをパターン化する。
エピタキシャル成長により共通ドレイン層２を形成する
ことにより製造される。薄い酸化物層７はＭＯＳ技術パ
ワーデバイスの基本機能ユニットを形成する共通ドレイ
ン層２の能動領域の上に熱成長させ、この薄い酸化物層
の上にポリシリコン層８を堆積する。深い本体領域４
は、中央の高ドープの深い本体領域４とするために高ド
ーズ量のドーパントを選択的に導入するこにより形成す
る。窓１２は第２マスクを経てポリシリコン及びゲート
酸化物層を選択的にエッチングすることによりゲート酸
化物層及びポリシリコン層に形成して、基本機能ユニッ
トを形成する個所に窓１２を開けるようにする。次い
で、本体領域の横方向の低ドープ部分を形成するため
に、窓から低ドーズ量のドーパントを共通ドレイン層内
に選択的に導入して本体領域の横方向の低ドープ部分を
形成する。次に、ソース領域６を下記に詳述するように
して形成してから、誘電体層９を堆積し、この誘電体層
を選択的にエチングして、接点窓１１を開ける。次いで
金属層１０を堆積し、これをパターン化する。
【０００７】この方法では最小限４つのホトリソグラフ
ィマスクを使用し：第１マスクは深い本体領域４を形成
するのに用いられ；第２マスクはポリシリコン層８及び
ゲート酸化物層７を選択的にエッチングするのに用いら
れ；第３マスクはソース領域６を形成するのに用いら
れ；第４マスクは誘電体層９に接点窓１１を開けるのに
用いられる。ドーパントを導入してソース領域を形成す
るためのマスクは部分的にポリシリコン層及び酸化物層
によって形成されると共に深い本体領域４の中央部分の
上のホトレジストの島によって部分的に形成される。ホ
トレジストの島は共通ドレイン層の上にホトレジスト層
を堆積し、このホトレジスト層を光源に選択的に露光さ
せて、ホトレジスト層を選択的に除去することにより形
成される。
ィマスクを使用し：第１マスクは深い本体領域４を形成
するのに用いられ；第２マスクはポリシリコン層８及び
ゲート酸化物層７を選択的にエッチングするのに用いら
れ；第３マスクはソース領域６を形成するのに用いら
れ；第４マスクは誘電体層９に接点窓１１を開けるのに
用いられる。ドーパントを導入してソース領域を形成す
るためのマスクは部分的にポリシリコン層及び酸化物層
によって形成されると共に深い本体領域４の中央部分の
上のホトレジストの島によって部分的に形成される。ホ
トレジストの島は共通ドレイン層の上にホトレジスト層
を堆積し、このホトレジスト層を光源に選択的に露光さ
せて、ホトレジスト層を選択的に除去することにより形
成される。
【０００８】再び図１を参照するに、ポリシリコン層８
及びゲート酸化物層７における各窓１２の寸法Ｌp は次
式（１）によって与えられる。 （１）Ｌp ＝ａ＋２ｔ ここに、“ａ”は誘電体層９における接点窓１１の幅で
あり、“ｔ”はポリシリコン層８及びゲート酸化物層７
のエッジと、誘電体層９における窓１１のエッジとの間
の距離である。接点窓の寸法“ａ”は次式（２）によっ
て与えられる。 （２）ａ＝ｃ＋２ｂ ここに、“ｂ”は接点窓１１のエッジとソース領域６の
内側エッジとの間の距離、換言するに、金属層１０に接
触させるのに利用できるソース領域の長さであり、
“ｃ”は深い本体領域におけるソース領域がない表面の
寸法、つまり金属層に接触させるのに利用できる深い本
体領域の表面の長さに相当するソース領域の内側エッジ
間の距離である。従って、寸法Ｌp は次式（３）によっ
て与えられる。 （３）Ｌp ＝ｃ＋２ｂ＋２ｔ
及びゲート酸化物層７における各窓１２の寸法Ｌp は次
式（１）によって与えられる。 （１）Ｌp ＝ａ＋２ｔ ここに、“ａ”は誘電体層９における接点窓１１の幅で
あり、“ｔ”はポリシリコン層８及びゲート酸化物層７
のエッジと、誘電体層９における窓１１のエッジとの間
の距離である。接点窓の寸法“ａ”は次式（２）によっ
て与えられる。 （２）ａ＝ｃ＋２ｂ ここに、“ｂ”は接点窓１１のエッジとソース領域６の
内側エッジとの間の距離、換言するに、金属層１０に接
触させるのに利用できるソース領域の長さであり、
“ｃ”は深い本体領域におけるソース領域がない表面の
寸法、つまり金属層に接触させるのに利用できる深い本
体領域の表面の長さに相当するソース領域の内側エッジ
間の距離である。従って、寸法Ｌp は次式（３）によっ
て与えられる。 （３）Ｌp ＝ｃ＋２ｂ＋２ｔ
【０００９】従って、従来の基本機能ユニットは“３つ
の主要サイズ”によって特定される寸法Ｌp を有し、特
にこの寸法Ｌp はパラメータ“ｃ”と、“ｂ”と、
“ｔ”とに依存する。
の主要サイズ”によって特定される寸法Ｌp を有し、特
にこの寸法Ｌp はパラメータ“ｃ”と、“ｂ”と、
“ｔ”とに依存する。
【００１０】ＭＯＳ技術パワーデバイスにおける最適化
すべき電気パラメータは、特定のダイのサイズ及び降服
電圧に対するＭＯＳ技術パワーデバイスの“オン”状態
の出力抵抗Ｒonと、ゲート−ドレイン容量（帰還容量）
と、ゲート−ソース容量（入力容量）である。出力抵抗
Ｒonは幾つかの成分の和であり、これらの各成分はデバ
イスの或る特定の物理領域に関連する。特に、Ｒonは次
式（４）に示すような成分から成る。 （４）Ｒon＝Ｒc ＋Ｒacc ＋Ｒjfet＋Ｒepi ここに、Ｒc はチャネル領域に関連するチャネル抵抗で
あり、Ｒacc は本体領域間の共通ドレイン層のソース部
分に関連する蓄積領域の抵抗であり、Ｒjfetは本体領域
５の空乏領域間の共通ドレイン層の部分に関連する抵抗
であり、Ｒepiは本体領域の下側のドレイン層の部分に
関連する抵抗である。
すべき電気パラメータは、特定のダイのサイズ及び降服
電圧に対するＭＯＳ技術パワーデバイスの“オン”状態
の出力抵抗Ｒonと、ゲート−ドレイン容量（帰還容量）
と、ゲート−ソース容量（入力容量）である。出力抵抗
Ｒonは幾つかの成分の和であり、これらの各成分はデバ
イスの或る特定の物理領域に関連する。特に、Ｒonは次
式（４）に示すような成分から成る。 （４）Ｒon＝Ｒc ＋Ｒacc ＋Ｒjfet＋Ｒepi ここに、Ｒc はチャネル領域に関連するチャネル抵抗で
あり、Ｒacc は本体領域間の共通ドレイン層のソース部
分に関連する蓄積領域の抵抗であり、Ｒjfetは本体領域
５の空乏領域間の共通ドレイン層の部分に関連する抵抗
であり、Ｒepiは本体領域の下側のドレイン層の部分に
関連する抵抗である。
【００１１】チャネル抵抗Ｒc はチャネル領域のドーパ
ント濃度の如き処理パラメータに依存する。換言する
に、Ｒc はＭＯＳ技術パワーデバイスのしきい値電圧及
びチャネル長に比例する。蓄積領域の抵抗Ｒacc は２つ
の隣接する本体領域間の距離“ｄ”に依存し、これは斯
かる距離が短くなるにつれて小さくなる。Ｒjfet抵抗は
共通ドレイン層の固有抵抗及び本体領域間の距離“ｄ”
に依存し、この抵抗は斯かる距離が短くなるにつれて大
きくなる。Ｒepi 抵抗は共通ドレイン層の固有抵抗と厚
さとに依存し、これら２つのパラメータはＭＯＳ技術パ
ワーデバイスが維持し得る最大電圧（Ｂvmax）も決定す
る。
ント濃度の如き処理パラメータに依存する。換言する
に、Ｒc はＭＯＳ技術パワーデバイスのしきい値電圧及
びチャネル長に比例する。蓄積領域の抵抗Ｒacc は２つ
の隣接する本体領域間の距離“ｄ”に依存し、これは斯
かる距離が短くなるにつれて小さくなる。Ｒjfet抵抗は
共通ドレイン層の固有抵抗及び本体領域間の距離“ｄ”
に依存し、この抵抗は斯かる距離が短くなるにつれて大
きくなる。Ｒepi 抵抗は共通ドレイン層の固有抵抗と厚
さとに依存し、これら２つのパラメータはＭＯＳ技術パ
ワーデバイスが維持し得る最大電圧（Ｂvmax）も決定す
る。
【００１２】Ｂvmaxはｅｐｉ層が十分に厚い限り、共通
ドレイン層の固有抵抗が大きくなるにつれて大きくな
る。共通ドレイン層の固有抵抗及び厚さはＲepi の最低
値に対して最適化される。さらに、出力抵抗ＲonはＭＯ
Ｓ技術パワーデバイスの総チャネル長に反比例する。つ
まり、ＲonはＭＯＳ技術パワーデバイスを構成する個々
の基本機能ユニットのチャネルの和に反比例する。ＭＯ
Ｓ技術パワーデバイスの単位面積当りのチャネル長が長
くなればなるほど、単位面積当りの出力抵抗Ｒonは低く
なる。
ドレイン層の固有抵抗が大きくなるにつれて大きくな
る。共通ドレイン層の固有抵抗及び厚さはＲepi の最低
値に対して最適化される。さらに、出力抵抗ＲonはＭＯ
Ｓ技術パワーデバイスの総チャネル長に反比例する。つ
まり、ＲonはＭＯＳ技術パワーデバイスを構成する個々
の基本機能ユニットのチャネルの和に反比例する。ＭＯ
Ｓ技術パワーデバイスの単位面積当りのチャネル長が長
くなればなるほど、単位面積当りの出力抵抗Ｒonは低く
なる。
【００１３】従って、Ｒonを小さくするためには、基本
機能ユニットの寸法、特にＲjfetをあまり大きくしない
で本体領域間の距離“ｄ”を縮小し、つまり単位面積当
りの基本機能ユニットの密度を高めるのが好ましい。本
体領域間の距離“ｄ”を短くすることは、ＭＯＳ技術パ
ワーデバイスの入力及び帰還容量を下げることにもな
り、従ってデバイスのダイナミックパーフォーマンスを
向上させる利点も有する。さらに、高電圧ＭＯＳ技術パ
ワーデバイスでは、本体領域間の距離“ｄ”を短くする
ことは、スイッチング状態下にあるデバイスの頑丈さを
高めることになる。従って、最近の技術は単位面積当り
の基本機能ユニットの密度を高める傾向にあり、１平方
インチ当り６００万個の基本セルまでの密度を有するＭ
ＯＳ技術パワーデバイスを製造することができる。
機能ユニットの寸法、特にＲjfetをあまり大きくしない
で本体領域間の距離“ｄ”を縮小し、つまり単位面積当
りの基本機能ユニットの密度を高めるのが好ましい。本
体領域間の距離“ｄ”を短くすることは、ＭＯＳ技術パ
ワーデバイスの入力及び帰還容量を下げることにもな
り、従ってデバイスのダイナミックパーフォーマンスを
向上させる利点も有する。さらに、高電圧ＭＯＳ技術パ
ワーデバイスでは、本体領域間の距離“ｄ”を短くする
ことは、スイッチング状態下にあるデバイスの頑丈さを
高めることになる。従って、最近の技術は単位面積当り
の基本機能ユニットの密度を高める傾向にあり、１平方
インチ当り６００万個の基本セルまでの密度を有するＭ
ＯＳ技術パワーデバイスを製造することができる。
【００１４】しかし、従来の構成では、その寸法をさら
に小さくするのに幾つかの制限がある。これらの制限は
ＭＯＳ技術パワーデバイスを製造する方法にて用いられ
るフォトリソグラフィ装置の解像度及びマスク合せ特性
によって本来特定される。再び図１を参照するに、寸法
“ｃ”は金属層１０が本体領域に十分接触するのに十分
な大きさとしなければならないことは既知であり、これ
には領域“ｃ”を形成するのに用いられるフォトリソグ
ラフィ装置の解像限度を下げるしかない。さらに、寸法
“ｂ”は、金属層がソース領域６に十分接触するように
十分大きくする必要があり、しかも誘電体層９における
接点窓１１を規定するマスクと、ソース領域を形成する
ためのマスクとのマスク合せ誤差を許容し得るようにす
る必要がある。さらに、寸法“ｔ”は十分大きくして、
ポリシリコン層８を金属層から電気的に絶縁しなければ
ならず、しかもポリシリコン層における窓１２を規定す
るマスクと、誘電体層における接点窓を形成するための
マスクとのマスク合せ誤差も考慮する必要がある。
に小さくするのに幾つかの制限がある。これらの制限は
ＭＯＳ技術パワーデバイスを製造する方法にて用いられ
るフォトリソグラフィ装置の解像度及びマスク合せ特性
によって本来特定される。再び図１を参照するに、寸法
“ｃ”は金属層１０が本体領域に十分接触するのに十分
な大きさとしなければならないことは既知であり、これ
には領域“ｃ”を形成するのに用いられるフォトリソグ
ラフィ装置の解像限度を下げるしかない。さらに、寸法
“ｂ”は、金属層がソース領域６に十分接触するように
十分大きくする必要があり、しかも誘電体層９における
接点窓１１を規定するマスクと、ソース領域を形成する
ためのマスクとのマスク合せ誤差を許容し得るようにす
る必要がある。さらに、寸法“ｔ”は十分大きくして、
ポリシリコン層８を金属層から電気的に絶縁しなければ
ならず、しかもポリシリコン層における窓１２を規定す
るマスクと、誘電体層における接点窓を形成するための
マスクとのマスク合せ誤差も考慮する必要がある。
【００１５】さらに、従来の基本機能ユニットの構成で
は、基本機能ユニット間の距離“ｄ”をＭＯＳ技術パワ
ーデバイスの定格電圧に依存する所定値以下に短くする
ことができない。例えば、距離“ｄ”は低電圧デバイス
の場合には約５μｍとし、中位から高電圧デバイスの場
合には１０μｍ〜３０μｍの範囲内の値とする。距離
“ｄ”をこうした特定値以下に短くすると、実際上ＭＯ
Ｓ技術パワーデバイスのＲonのＲjfet成分が急激に増大
し、これによりＲonの値が増大することになる。
は、基本機能ユニット間の距離“ｄ”をＭＯＳ技術パワ
ーデバイスの定格電圧に依存する所定値以下に短くする
ことができない。例えば、距離“ｄ”は低電圧デバイス
の場合には約５μｍとし、中位から高電圧デバイスの場
合には１０μｍ〜３０μｍの範囲内の値とする。距離
“ｄ”をこうした特定値以下に短くすると、実際上ＭＯ
Ｓ技術パワーデバイスのＲonのＲjfet成分が急激に増大
し、これによりＲonの値が増大することになる。
【００１６】
【発明が解決しようとする課題】上述した従来の状態に
鑑み、本発明の目的は従来のＭＯＳ寸法パワーデバイス
を改善した新規のＭＯＳ技術パワーデバイス構体を提供
することにある。
鑑み、本発明の目的は従来のＭＯＳ寸法パワーデバイス
を改善した新規のＭＯＳ技術パワーデバイス構体を提供
することにある。
【００１７】本発明の目的は従来のＭＯＳ技術パワーデ
バイスよりも大規模の集積度を有するパワーデバイスを
提供することにある。さらに本発明の目的は、従来のＭ
ＯＳ技術パワーデバイスの処理及びマスク合せ公差によ
って制約されないパワーデバイス及びその製造方法を提
供することにある。特に、本発明の目的は単一主要部の
関数となる寸法Ｌp を有するパワーデバイスを提供する
ことにある。
バイスよりも大規模の集積度を有するパワーデバイスを
提供することにある。さらに本発明の目的は、従来のＭ
ＯＳ技術パワーデバイスの処理及びマスク合せ公差によ
って制約されないパワーデバイス及びその製造方法を提
供することにある。特に、本発明の目的は単一主要部の
関数となる寸法Ｌp を有するパワーデバイスを提供する
ことにある。
【００１８】
【課題を解決するための手段】本発明によれば、上述し
たような目的を、第１導電型の半導体材料層と、該半導
体材料層を覆う導電性の絶縁ゲート層と、複数の基本機
能ユニットとを具えているＭＯＳ技術パワーデバイスに
よって達成する。導電性の絶縁ゲート層は半導体材料層
の上に設ける第１絶縁材料層と、この第１絶縁材料層の
上に設ける導電材料層と、この導電材料層の上に設ける
第２絶縁材料層とを具えている。各基本機能ユニットは
半導体材料層内に形成した第２導電型の本体領域を具え
ており、この本体領域は細長本体領域とする。各基本機
能ユニットはさらに細長本体領域の上方に延在する絶縁
層に細長窓を具えている。各細長本体領域は、第１導電
型のドーパントでドープされ、この第１導電型のドーパ
ントがドープされない本体領域の本体部分ではさまれる
ソース領域を具えている。さらに、各基本ユニットは絶
縁ゲート層における細長窓のエッジを第２絶縁材料層の
上方に設けられる金属層から絶縁する絶縁材料の側壁ス
ペーサを具えている。金属層は各基本機能ユニットの細
長窓を経て各本体領域及びソース領域に接触する。
たような目的を、第１導電型の半導体材料層と、該半導
体材料層を覆う導電性の絶縁ゲート層と、複数の基本機
能ユニットとを具えているＭＯＳ技術パワーデバイスに
よって達成する。導電性の絶縁ゲート層は半導体材料層
の上に設ける第１絶縁材料層と、この第１絶縁材料層の
上に設ける導電材料層と、この導電材料層の上に設ける
第２絶縁材料層とを具えている。各基本機能ユニットは
半導体材料層内に形成した第２導電型の本体領域を具え
ており、この本体領域は細長本体領域とする。各基本機
能ユニットはさらに細長本体領域の上方に延在する絶縁
層に細長窓を具えている。各細長本体領域は、第１導電
型のドーパントでドープされ、この第１導電型のドーパ
ントがドープされない本体領域の本体部分ではさまれる
ソース領域を具えている。さらに、各基本ユニットは絶
縁ゲート層における細長窓のエッジを第２絶縁材料層の
上方に設けられる金属層から絶縁する絶縁材料の側壁ス
ペーサを具えている。金属層は各基本機能ユニットの細
長窓を経て各本体領域及びソース領域に接触する。
【００１９】ＭＯＳ技術パワーデバイスの一例では、ソ
ース領域が細長本体領域の長手方向に延在すると共に細
長本体領域の本体部分で長手方向にはさまれる第１導電
型の複数個のソース部分を具えるようにする。この例の
変形例では、ソース部分の長さが本体部分の長さよりも
長く、しかも細長本体領域のソース部分及び本体部分
が、隣接する基本機能ユニットの本体領域におけるソー
ス部分及び本体部分とそれぞれ長手方向に対して横方向
にてほぼ整列するようにする。この例の他の変形例で
は、ソース部分の長さが本体部分の長さよりも大きく、
しかも本体領域のソース部分及び本体部分が、隣接する
基本機能ユニットの隣接する本体領域におけるソース部
分及び本体部分に対して長手方向に実質上シフトされる
ようにする。
ース領域が細長本体領域の長手方向に延在すると共に細
長本体領域の本体部分で長手方向にはさまれる第１導電
型の複数個のソース部分を具えるようにする。この例の
変形例では、ソース部分の長さが本体部分の長さよりも
長く、しかも細長本体領域のソース部分及び本体部分
が、隣接する基本機能ユニットの本体領域におけるソー
ス部分及び本体部分とそれぞれ長手方向に対して横方向
にてほぼ整列するようにする。この例の他の変形例で
は、ソース部分の長さが本体部分の長さよりも大きく、
しかも本体領域のソース部分及び本体部分が、隣接する
基本機能ユニットの隣接する本体領域におけるソース部
分及び本体部分に対して長手方向に実質上シフトされる
ようにする。
【００２０】ＭＯＳ技術パワーデバイスの他の例では、
各ソース領域が細長本体領域の長手方向に延在すると共
に本体領域の本体部分ではさまれる複数個のソース部分
を具えるようにする。ソース部分の長さは本体部分の長
さとほぼ等しくし、細長本体領域のソース部分及び本体
部分が、隣接する基本機能ユニットの本体領域の本体部
分及びソース部分とそれぞれ横方向にてほぼ整列するよ
うにする。
各ソース領域が細長本体領域の長手方向に延在すると共
に本体領域の本体部分ではさまれる複数個のソース部分
を具えるようにする。ソース部分の長さは本体部分の長
さとほぼ等しくし、細長本体領域のソース部分及び本体
部分が、隣接する基本機能ユニットの本体領域の本体部
分及びソース部分とそれぞれ横方向にてほぼ整列するよ
うにする。
【００２１】ＭＯＳ技術パワーデバイスの他の例では、
細長本体領域が長手方向のエッジに沿って共に併合する
第１の長手方向の半ストライプと第２長手方向の半スト
ライプとを具えるようにする。各半ストライプは、これ
らの半ストライプの本体部分で長手方向にてはさまれる
複数のソース部分を具えている。第１の長手方向の半ス
トライプのソース部分及び本体部分は第２の長手方向の
半ストライプにおける本体部分及びソース部分とそれぞ
れ横方向にて整列させる。
細長本体領域が長手方向のエッジに沿って共に併合する
第１の長手方向の半ストライプと第２長手方向の半スト
ライプとを具えるようにする。各半ストライプは、これ
らの半ストライプの本体部分で長手方向にてはさまれる
複数のソース部分を具えている。第１の長手方向の半ス
トライプのソース部分及び本体部分は第２の長手方向の
半ストライプにおける本体部分及びソース部分とそれぞ
れ横方向にて整列させる。
【００２２】ＭＯＳ技術パワーデバイスの他の例では、
細長本体領域が長手方向のエッジに沿って共に併合する
第１の長手方向の半ストライプと第２の長手方向の半ス
トライプとを具えるようにする。第１の長手方向の半ス
トライプは第１の長手方向の半ストライプのほぼ全長に
わたり延在する細長ソース部分を具えている。第２の長
手方向の半ストライプには第１導電型のドーパントをド
ープしないため、細長ソース領域は細長本体領域の全長
にわたり本体領域に隣接する。
細長本体領域が長手方向のエッジに沿って共に併合する
第１の長手方向の半ストライプと第２の長手方向の半ス
トライプとを具えるようにする。第１の長手方向の半ス
トライプは第１の長手方向の半ストライプのほぼ全長に
わたり延在する細長ソース部分を具えている。第２の長
手方向の半ストライプには第１導電型のドーパントをド
ープしないため、細長ソース領域は細長本体領域の全長
にわたり本体領域に隣接する。
【００２３】本発明の各例では、各基本機能ユニットの
細長本体領域及びこの細長本体領域の内部のソース領域
のレイアウトによって、ソース金属層が細長本体領域の
長さに沿ってソース領域及び本体領域に接触し、且つ絶
縁材料製の側壁スペーサが絶縁ゲート層における細長開
口のエッジをソース金属層から封止るようにして、細長
本体領域の長さ方向に対して横方向における絶縁ゲート
層の細長開孔の寸法Ｌ p を短くする。従って、本発明の
各例によれば、各基本機能ユニットの寸法Ｌpが縮小
し、しかも単位面積当りの基本機能ユニットの密度が増
大する。
細長本体領域及びこの細長本体領域の内部のソース領域
のレイアウトによって、ソース金属層が細長本体領域の
長さに沿ってソース領域及び本体領域に接触し、且つ絶
縁材料製の側壁スペーサが絶縁ゲート層における細長開
口のエッジをソース金属層から封止るようにして、細長
本体領域の長さ方向に対して横方向における絶縁ゲート
層の細長開孔の寸法Ｌ p を短くする。従って、本発明の
各例によれば、各基本機能ユニットの寸法Ｌpが縮小
し、しかも単位面積当りの基本機能ユニットの密度が増
大する。
【００２４】本発明はさらに、第１導電型の半導体材料
層の上に第１絶縁材料層を形成する工程と、この第１絶
縁材料層の上に第１導電材料層を形成する工程と、この
第１導電材料層の上に第２絶縁層と形成する工程と、第
１絶縁材料層及び第１導電材料層を選択的に除去して、
そこに少なくとも１個の細長窓を開ける工程とを含むこ
とを特徴とするＭＯＳ技術パワーデバイスの製造方法に
ある。この場合、第２導電型の細長本体領域を細長窓の
下側の半導体材料内に形成し、且つ第１導電型のソース
領域を細長本体領域内に、この細長本体領域における第
１導電型のドーパントがドープされない本体部分でソー
ス領域が長手方向にはさまれるように形成する。次い
で、細長窓のエッジに沿って絶縁材料の側壁スペーサを
形成し、且つ第２導電材料層を第２絶縁材料層の上で、
しかも細長窓を経てソース領域及び細長本体領域と接触
するように設ける。
層の上に第１絶縁材料層を形成する工程と、この第１絶
縁材料層の上に第１導電材料層を形成する工程と、この
第１導電材料層の上に第２絶縁層と形成する工程と、第
１絶縁材料層及び第１導電材料層を選択的に除去して、
そこに少なくとも１個の細長窓を開ける工程とを含むこ
とを特徴とするＭＯＳ技術パワーデバイスの製造方法に
ある。この場合、第２導電型の細長本体領域を細長窓の
下側の半導体材料内に形成し、且つ第１導電型のソース
領域を細長本体領域内に、この細長本体領域における第
１導電型のドーパントがドープされない本体部分でソー
ス領域が長手方向にはさまれるように形成する。次い
で、細長窓のエッジに沿って絶縁材料の側壁スペーサを
形成し、且つ第２導電材料層を第２絶縁材料層の上で、
しかも細長窓を経てソース領域及び細長本体領域と接触
するように設ける。
【００２５】好ましくは、細長本体領域を形成する工程
が、基本機能ユニットの細長本体領域の中央に高ドープ
される深い本体領域を形成するための専用のマスクを必
要としないで、第２絶縁層をマスクとして用いて半導体
材料層内へ第２導電型のドーパントを選択的に導入する
工程を含むようにする。さらに、ソース領域を形成する
工程には、チップの表面上にホトレジスト層を堆積し、
このホトレジスト層をホトリソグラフィマスクを経て光
源に選択的に露光させ、且つチップの表面からホトレジ
スト層を選択的に除去する工程を含めるのが好適であ
る。ホトレジスト層、第２絶縁材料層及び第１導電材料
層は、本体領域にソース領域を形成するために第１導電
型のドーパントを導入させるための注入マスクとして用
いられる。前記ソース領域を形成する工程は、ホトレジ
スト層をエッチングするのに用いられるホトリソグラフ
ィマスクと、細長窓を規定するのに用いられるホトリソ
グラフィマスクとの間の誤整合に対する公差を用立てる
必要性をなくす。この方法では、絶縁ゲート層における
細長開口の横方向寸法Ｌp は、絶縁ゲート層に細長窓を
開けるのに用いられるホトリソグラフィ装置の光学的解
像度の制限を受けるだけである。
が、基本機能ユニットの細長本体領域の中央に高ドープ
される深い本体領域を形成するための専用のマスクを必
要としないで、第２絶縁層をマスクとして用いて半導体
材料層内へ第２導電型のドーパントを選択的に導入する
工程を含むようにする。さらに、ソース領域を形成する
工程には、チップの表面上にホトレジスト層を堆積し、
このホトレジスト層をホトリソグラフィマスクを経て光
源に選択的に露光させ、且つチップの表面からホトレジ
スト層を選択的に除去する工程を含めるのが好適であ
る。ホトレジスト層、第２絶縁材料層及び第１導電材料
層は、本体領域にソース領域を形成するために第１導電
型のドーパントを導入させるための注入マスクとして用
いられる。前記ソース領域を形成する工程は、ホトレジ
スト層をエッチングするのに用いられるホトリソグラフ
ィマスクと、細長窓を規定するのに用いられるホトリソ
グラフィマスクとの間の誤整合に対する公差を用立てる
必要性をなくす。この方法では、絶縁ゲート層における
細長開口の横方向寸法Ｌp は、絶縁ゲート層に細長窓を
開けるのに用いられるホトリソグラフィ装置の光学的解
像度の制限を受けるだけである。
【００２６】本発明によれば、本発明の目的は、例えば
ＭＯＳゲートサイリスタ（ＭＣＴ）又は他のＭＯＳゲー
トパワーデバイスの如きＭＯＳゲートパワーデバイスで
達成することもできる。ＭＯＳゲートパワーデバイスは
第１導電型の半導体材料層を具え、この半導体材料層は
その表面に形成される第２導電型の複数の本体領域を有
している。第１導電型のソース領域を各本体領域の表面
に形成する。半導体材料層の表面上には絶縁ゲート層を
設け、この絶縁ゲート層には複数の各本体領域の上方に
位置する複数の窓を設ける。各窓は、その窓を規定する
ホトリソグラフィ装置の光学的解像度の限度によっての
み制限される１つの寸法を有するだけである。複数の窓
内の絶縁ゲート層のエッジには複数個の側壁スペーサを
設け、これらのスペーサにより絶縁ゲートの上方に位置
する金属層から絶縁ゲート層を封止する。金属層は複数
の窓を経て複数の各本体領域及び複数の各ソース領域に
接触する。
ＭＯＳゲートサイリスタ（ＭＣＴ）又は他のＭＯＳゲー
トパワーデバイスの如きＭＯＳゲートパワーデバイスで
達成することもできる。ＭＯＳゲートパワーデバイスは
第１導電型の半導体材料層を具え、この半導体材料層は
その表面に形成される第２導電型の複数の本体領域を有
している。第１導電型のソース領域を各本体領域の表面
に形成する。半導体材料層の表面上には絶縁ゲート層を
設け、この絶縁ゲート層には複数の各本体領域の上方に
位置する複数の窓を設ける。各窓は、その窓を規定する
ホトリソグラフィ装置の光学的解像度の限度によっての
み制限される１つの寸法を有するだけである。複数の窓
内の絶縁ゲート層のエッジには複数個の側壁スペーサを
設け、これらのスペーサにより絶縁ゲートの上方に位置
する金属層から絶縁ゲート層を封止する。金属層は複数
の窓を経て複数の各本体領域及び複数の各ソース領域に
接触する。
【００２７】さらに、本発明によるＭＯＳゲートパワー
デバイスの製造方法は、高ドープ半導体基板の上方に設
けられる第１導電型の半導体材料層を具えている半導体
基板を設け、且つ半導体材料層の表面上に絶縁ゲート層
を形成する工程を含むようにする。絶縁ゲート層は選択
的に除去して、絶縁ゲート層に複数の窓を形成して、こ
れらの複数の各窓の下側の半導体材料層の表面を露出さ
せる。複数の各窓の横方向寸法は、これらの複数の窓を
形成するために絶縁層を選択的に除去するのに用いられ
るホトリソグラフィ装置の光学的解像度の限度によって
のみ制限される。第２導電型の複数の本体領域は絶縁ゲ
ート層における複数の窓を経て半導体材料層の表面に形
成する。第１導電型のソース領域も絶縁ゲート層におけ
る複数の窓を経て各本体領域内に形成する。複数の側壁
スペーサは半導体材料層の表面上の各窓内の絶縁ゲート
層のエッジに沿って形成し、金属層は絶縁ゲート層にお
ける各窓を経て各本体領域と各ソース領域に接触するよ
うに絶縁ゲート層の上に設ける。
デバイスの製造方法は、高ドープ半導体基板の上方に設
けられる第１導電型の半導体材料層を具えている半導体
基板を設け、且つ半導体材料層の表面上に絶縁ゲート層
を形成する工程を含むようにする。絶縁ゲート層は選択
的に除去して、絶縁ゲート層に複数の窓を形成して、こ
れらの複数の各窓の下側の半導体材料層の表面を露出さ
せる。複数の各窓の横方向寸法は、これらの複数の窓を
形成するために絶縁層を選択的に除去するのに用いられ
るホトリソグラフィ装置の光学的解像度の限度によって
のみ制限される。第２導電型の複数の本体領域は絶縁ゲ
ート層における複数の窓を経て半導体材料層の表面に形
成する。第１導電型のソース領域も絶縁ゲート層におけ
る複数の窓を経て各本体領域内に形成する。複数の側壁
スペーサは半導体材料層の表面上の各窓内の絶縁ゲート
層のエッジに沿って形成し、金属層は絶縁ゲート層にお
ける各窓を経て各本体領域と各ソース領域に接触するよ
うに絶縁ゲート層の上に設ける。
【００２８】前述したように、図１は従来のＭＯＳ技術
パワーデバイスチップの断面図である。このパワーデバ
イスチップは高ドープ半導体基板１及びこの半導体基板
の上に形成される第１導電型の低ドープエピタキシャル
層２を具えている。ＭＯＳ技術パワーデバイスはエピタ
キシャル層２内に形成される多数の基本機能ユニットを
具えている。図１には２つの基本機能ユニットを示して
ある。
パワーデバイスチップの断面図である。このパワーデバ
イスチップは高ドープ半導体基板１及びこの半導体基板
の上に形成される第１導電型の低ドープエピタキシャル
層２を具えている。ＭＯＳ技術パワーデバイスはエピタ
キシャル層２内に形成される多数の基本機能ユニットを
具えている。図１には２つの基本機能ユニットを示して
ある。
【００２９】各基本機能ユニットはエピタキシャル層２
内に形成される第２導電型の本体領域３を具えている。
各本体領域３のレイアウトは、例えば正方形か、六角形
状のような多角形とするか、図面内の方向に長手方向を
有する細長ストライプとして形成することができる。つ
まり、図１は細長ストライプの長さ方向に大して横方向
の断面図である。本体領域は“深い本体領域”と称する
中央の高ドープ部分４及び低ドーパント濃度を有すると
共に基本機能ユニットのチャネル領域を形成する横方向
部分５を具えている。本体領域の横方向部分５のドーピ
ングレベルはパワーデバイスのしきい値電圧を決定す
る。このしきい値電圧はデバイスが導通し始める電圧で
ある。各本体領域３の内部にはエピタキシャル層２と同
じ導電型のソース領域６がある。薄い酸化物層７（ゲー
ト酸化物層）及びポリシリコン層８が２つの基本機能ユ
ニットの本体領域３間のエピタキシャル層２の表面部分
を覆い、これらの層は各基本機能ユニットにおける本体
領域３の横方向部分５の上にまで延在する。本体領域３
の上、特に各ソース領域の表面及び深い本体領域の表面
上のポリシリコン層８及びゲート酸化物層７には窓１２
を形成する。ポリシリコン層８は誘電体層９で覆い、こ
の誘電体層の各本体領域３の上方部分には接点窓１１を
開けて、各ソース領域の内側部分の表面及び深い本体領
域の表面を露出させる。パワーデバイスのソース電極を
構成する金属層１０を誘電体層の上に設けて、この金属
層が接点窓を経てソース領域６の表面及び深い本体領域
４の表面に接触するようにする。
内に形成される第２導電型の本体領域３を具えている。
各本体領域３のレイアウトは、例えば正方形か、六角形
状のような多角形とするか、図面内の方向に長手方向を
有する細長ストライプとして形成することができる。つ
まり、図１は細長ストライプの長さ方向に大して横方向
の断面図である。本体領域は“深い本体領域”と称する
中央の高ドープ部分４及び低ドーパント濃度を有すると
共に基本機能ユニットのチャネル領域を形成する横方向
部分５を具えている。本体領域の横方向部分５のドーピ
ングレベルはパワーデバイスのしきい値電圧を決定す
る。このしきい値電圧はデバイスが導通し始める電圧で
ある。各本体領域３の内部にはエピタキシャル層２と同
じ導電型のソース領域６がある。薄い酸化物層７（ゲー
ト酸化物層）及びポリシリコン層８が２つの基本機能ユ
ニットの本体領域３間のエピタキシャル層２の表面部分
を覆い、これらの層は各基本機能ユニットにおける本体
領域３の横方向部分５の上にまで延在する。本体領域３
の上、特に各ソース領域の表面及び深い本体領域の表面
上のポリシリコン層８及びゲート酸化物層７には窓１２
を形成する。ポリシリコン層８は誘電体層９で覆い、こ
の誘電体層の各本体領域３の上方部分には接点窓１１を
開けて、各ソース領域の内側部分の表面及び深い本体領
域の表面を露出させる。パワーデバイスのソース電極を
構成する金属層１０を誘電体層の上に設けて、この金属
層が接点窓を経てソース領域６の表面及び深い本体領域
４の表面に接触するようにする。
【００３０】ＭＯＳ技術パワーデバイスの各基本機能ユ
ニットの大きさはポリシリコン層８及びゲート酸化物層
７における窓１２の寸法Ｌp の関数となる。上述し、し
かも図１に示したように、寸法Ｌp は次式（１）にて規
定されるように要部“ａ”と“ｔ”の関数となる。 (1) Ｌp ＝ａ＋２ｔ ここに、“ａ”は誘電体層９における接点窓１１の幅で
あり、“ｔ”は各ポリシリコン層８及びゲート酸化物層
７のエッジと誘電体層９のエッジとの間の距離である。
接点窓の幅“ａ”は次式（２）によって規定される。 (2) ａ＝ｃ＋２ｂ ここに、“ｂ”は接点窓１１のエッジとソース領域６の
内側エッジとの間の距離、つまり金属層１０をソース領
域に接触させるのに利用できるソース領域の表面の長さ
であり、“ｃ”は深い本体領域におけるソース領域６が
ない表面の長さ、つまり金属層１０にソース領域を接触
させるのに利用できる深い本体領域の表面の長さに相当
するソース領域６の内側エッジ間の距離である。従っ
て、寸法Ｌpは次式（３）によって与えられる。 (3) Ｌp ＝ｃ＋２ｂ＋２ｔ 従って、従来の各基本機能ユニットの寸法Ｌp は３つの
主要サイズ“ｃ”と、“ｂ”と、“ｔ”とによって決定
される。
ニットの大きさはポリシリコン層８及びゲート酸化物層
７における窓１２の寸法Ｌp の関数となる。上述し、し
かも図１に示したように、寸法Ｌp は次式（１）にて規
定されるように要部“ａ”と“ｔ”の関数となる。 (1) Ｌp ＝ａ＋２ｔ ここに、“ａ”は誘電体層９における接点窓１１の幅で
あり、“ｔ”は各ポリシリコン層８及びゲート酸化物層
７のエッジと誘電体層９のエッジとの間の距離である。
接点窓の幅“ａ”は次式（２）によって規定される。 (2) ａ＝ｃ＋２ｂ ここに、“ｂ”は接点窓１１のエッジとソース領域６の
内側エッジとの間の距離、つまり金属層１０をソース領
域に接触させるのに利用できるソース領域の表面の長さ
であり、“ｃ”は深い本体領域におけるソース領域６が
ない表面の長さ、つまり金属層１０にソース領域を接触
させるのに利用できる深い本体領域の表面の長さに相当
するソース領域６の内側エッジ間の距離である。従っ
て、寸法Ｌpは次式（３）によって与えられる。 (3) Ｌp ＝ｃ＋２ｂ＋２ｔ 従って、従来の各基本機能ユニットの寸法Ｌp は３つの
主要サイズ“ｃ”と、“ｂ”と、“ｔ”とによって決定
される。
【００３１】上述したように、ＭＯＳ技術パワーデバイ
スの各基本機能ユニットのサイズを小さくすることによ
って“オン”状態におけるパワーデバイスの出力抵抗を
小さくするのが望ましい。各基本機能ユニットのサイズ
を小さくするためには、各基本機能ユニット間の距離を
縮小して、ＭＯＳ技術パワーデバイスの単位面積当たり
の基本機能ユニットの密度を高めるのが望ましい。さら
に、上述したように、ＭＯＳ技術パワーデバイスの基本
機能ユニット間の距離“ｄ”を短くすることは、ＭＯＳ
技術パワーデバイスのゲート−ソース容量（入力容量）
及びゲート−ドレイン容量（帰還容量）を下げることに
もなり、従ってＭＯＳ技術パワーデバイスのダイナミッ
クパーフォーマンスを向上させる利点も有する。さら
に、高電圧ＭＯＳ技術パワーデバイスにとって、基本機
能ユニット間の距離を短くすることの追加の利点は、高
電圧ＭＯＳ技術パワーデバイスがスイッチング状体のも
とで一層頑丈なものとなることにある。しかし、距離
“ｄ”はあまり短くすることはできず、さもないとＲ
jfetが増大し始める。従って、本発明によるパワーデバ
イスの目的は単位面積当たりの基本機能ユニットの密度
を高めることにある。
スの各基本機能ユニットのサイズを小さくすることによ
って“オン”状態におけるパワーデバイスの出力抵抗を
小さくするのが望ましい。各基本機能ユニットのサイズ
を小さくするためには、各基本機能ユニット間の距離を
縮小して、ＭＯＳ技術パワーデバイスの単位面積当たり
の基本機能ユニットの密度を高めるのが望ましい。さら
に、上述したように、ＭＯＳ技術パワーデバイスの基本
機能ユニット間の距離“ｄ”を短くすることは、ＭＯＳ
技術パワーデバイスのゲート−ソース容量（入力容量）
及びゲート−ドレイン容量（帰還容量）を下げることに
もなり、従ってＭＯＳ技術パワーデバイスのダイナミッ
クパーフォーマンスを向上させる利点も有する。さら
に、高電圧ＭＯＳ技術パワーデバイスにとって、基本機
能ユニット間の距離を短くすることの追加の利点は、高
電圧ＭＯＳ技術パワーデバイスがスイッチング状体のも
とで一層頑丈なものとなることにある。しかし、距離
“ｄ”はあまり短くすることはできず、さもないとＲ
jfetが増大し始める。従って、本発明によるパワーデバ
イスの目的は単位面積当たりの基本機能ユニットの密度
を高めることにある。
【００３２】図１に示した従来のＭＯＳ技術パワーデバ
イスでの問題は、３つの各主要サイズ“ｃ”，“ｂ”及
び“ｔ”が、ＭＯＳ技術パワーデバイスを製造する過程
で用いられるホトリソグラフィ装置の解像度の限界値及
びマスク合せ特性によって決定可能な最小サイズを有す
るということにある。特に、ソース領域の内側エッジ間
の距離は、深い本体領域４の表面に金属層１０を接触さ
せる面積を十分なものとするために、十分大きくしなけ
ればならない。さらに、接点窓１１のエッジと各ソース
領域６の内側エッジとの間の距離“ｂ”も、各ソース領
域６の表面に金属層１０を接触させるのに十分な面積を
とるために十分大きくしなければならず、しかも誘電体
層に接点窓１１を規定するのに用いられるマスクと、ソ
ース領域６及び本体領域３を形成するのに用いられるマ
スクとのマスク合せ誤差を考慮するのに十分な大きさと
する必要もある。さらに、ポリシリコン層８及び酸化物
層７のエッジと誘電体層９における接点窓１１のエッジ
との間の距離“ｔ”は、ポリシリコン層を金属層から電
気的に絶縁すると共にポリシリコン及び酸化物層におけ
る窓１２を規定するマスクと誘電体層における接点窓１
１を規定するマスクとの間の誤差も考慮するのに十分な
大きさとすべきである。さらに、各基本機能ユニット間
の距離“ｄ”はＭＯＳ技術パワーデバイスに所望される
定格電圧によって制限される。例えば、低電圧パワーＭ
ＯＳ技術によるパワーデバイスは一般に約５μm の距離
“ｄ”を有し、又中位及び高電圧デバイスは一般に１０
μm 〜３０μm の範囲内の距離“ｄ”を有する。従来既
知のように、距離“ｄ”をこうした値以下に下げると、
ＭＯＳ技術パワーデバイスの出力抵抗Ｒonが増大するこ
とになる。従って、従来のＭＯＳ技術パワーデバイスの
構成では、各基本機能ユニットのサイズを縮小するのに
限度がある。本発明によるパワーデバイスは従来のＭＯ
Ｓ技術パワーデバイスを改善し、その構造を縮小し、単
位面積当たりの密度を増大させる。
イスでの問題は、３つの各主要サイズ“ｃ”，“ｂ”及
び“ｔ”が、ＭＯＳ技術パワーデバイスを製造する過程
で用いられるホトリソグラフィ装置の解像度の限界値及
びマスク合せ特性によって決定可能な最小サイズを有す
るということにある。特に、ソース領域の内側エッジ間
の距離は、深い本体領域４の表面に金属層１０を接触さ
せる面積を十分なものとするために、十分大きくしなけ
ればならない。さらに、接点窓１１のエッジと各ソース
領域６の内側エッジとの間の距離“ｂ”も、各ソース領
域６の表面に金属層１０を接触させるのに十分な面積を
とるために十分大きくしなければならず、しかも誘電体
層に接点窓１１を規定するのに用いられるマスクと、ソ
ース領域６及び本体領域３を形成するのに用いられるマ
スクとのマスク合せ誤差を考慮するのに十分な大きさと
する必要もある。さらに、ポリシリコン層８及び酸化物
層７のエッジと誘電体層９における接点窓１１のエッジ
との間の距離“ｔ”は、ポリシリコン層を金属層から電
気的に絶縁すると共にポリシリコン及び酸化物層におけ
る窓１２を規定するマスクと誘電体層における接点窓１
１を規定するマスクとの間の誤差も考慮するのに十分な
大きさとすべきである。さらに、各基本機能ユニット間
の距離“ｄ”はＭＯＳ技術パワーデバイスに所望される
定格電圧によって制限される。例えば、低電圧パワーＭ
ＯＳ技術によるパワーデバイスは一般に約５μm の距離
“ｄ”を有し、又中位及び高電圧デバイスは一般に１０
μm 〜３０μm の範囲内の距離“ｄ”を有する。従来既
知のように、距離“ｄ”をこうした値以下に下げると、
ＭＯＳ技術パワーデバイスの出力抵抗Ｒonが増大するこ
とになる。従って、従来のＭＯＳ技術パワーデバイスの
構成では、各基本機能ユニットのサイズを縮小するのに
限度がある。本発明によるパワーデバイスは従来のＭＯ
Ｓ技術パワーデバイスを改善し、その構造を縮小し、単
位面積当たりの密度を増大させる。
【００３３】
【発明の実施の形態】以下の説明において、図１と同様
な部分を示すのに図１で用いた参照符号を用いている。
な部分を示すのに図１で用いた参照符号を用いている。
【００３４】図２は、本発明の第１実施例によるＭＯＳ
ゲートパワーデバイスの一部を示す平面図である。ＭＯ
Ｓゲートという言葉にはＭＯＳパワーデバイス、ＭＯＳ
ゲートサイリスタ（ＭＣＴ）、その他のＭＯＳゲートパ
ワーデバイスを含むものとする。図１や、図２のIII-II
I 線及びIV-IV 線にそれぞれ沿う断面図である図３及び
４と関連して示すように、ＭＯＳゲートパワーデバイス
は、高ドープ半導体基板１上に重畳された例えばエピタ
キシャル層のような第１導電型の低ドープ半導体層２を
有する。このエピタキシャル層２はＭＯＳゲートパワー
デバイスの共通ドレイン層を構成し、Ｎチャネルデバイ
スに対するＮ導電型又はＰチャネルデバイスに対するＰ
導電型のいずれかにすることができる。パワーＭＯＳＦ
ＥＴの場合、基板１はエピタキシャル層２と同じ導電型
であり、一方絶縁ゲートバイポーラトランジスタ（ＩＧ
ＢＴ）の場合、基板１とエピタキシャル層２とは互いに
反対の導電型である。ＭＯＳゲートパワーデバイスはエ
ピタキシャル層２に形成された複数の基本機能ユニット
を有する。各基本機能ユニットはエピタキシャル層２と
反対の導電型の本体領域３を有する。図２に示すよう
に、本体領域３は互いに距離“ｄ”だけ離間したほぼ平
行の細長ストライプである。各本体ストライプ３内に
は、この本体ストライプ３と反対の導電型の複数の高ド
ープ領域６０が設けられている。高ドープ領域６０は本
体領域３の長手方向に延在し、本体ストライプ３の本体
部分４０と交互に位置している。高ドープ領域６０はＭ
ＯＳゲートパワーデバイスのソース領域を形成する。
ゲートパワーデバイスの一部を示す平面図である。ＭＯ
Ｓゲートという言葉にはＭＯＳパワーデバイス、ＭＯＳ
ゲートサイリスタ（ＭＣＴ）、その他のＭＯＳゲートパ
ワーデバイスを含むものとする。図１や、図２のIII-II
I 線及びIV-IV 線にそれぞれ沿う断面図である図３及び
４と関連して示すように、ＭＯＳゲートパワーデバイス
は、高ドープ半導体基板１上に重畳された例えばエピタ
キシャル層のような第１導電型の低ドープ半導体層２を
有する。このエピタキシャル層２はＭＯＳゲートパワー
デバイスの共通ドレイン層を構成し、Ｎチャネルデバイ
スに対するＮ導電型又はＰチャネルデバイスに対するＰ
導電型のいずれかにすることができる。パワーＭＯＳＦ
ＥＴの場合、基板１はエピタキシャル層２と同じ導電型
であり、一方絶縁ゲートバイポーラトランジスタ（ＩＧ
ＢＴ）の場合、基板１とエピタキシャル層２とは互いに
反対の導電型である。ＭＯＳゲートパワーデバイスはエ
ピタキシャル層２に形成された複数の基本機能ユニット
を有する。各基本機能ユニットはエピタキシャル層２と
反対の導電型の本体領域３を有する。図２に示すよう
に、本体領域３は互いに距離“ｄ”だけ離間したほぼ平
行の細長ストライプである。各本体ストライプ３内に
は、この本体ストライプ３と反対の導電型の複数の高ド
ープ領域６０が設けられている。高ドープ領域６０は本
体領域３の長手方向に延在し、本体ストライプ３の本体
部分４０と交互に位置している。高ドープ領域６０はＭ
ＯＳゲートパワーデバイスのソース領域を形成する。
【００３５】ドレイン層２の表面は、絶縁層７と、導電
層８と、パッシベーション層９とを有する絶縁ゲート層
によって被覆されている。絶縁層７は代表的に薄肉の二
酸化シリコン層であり、各基本機能ユニットのゲート酸
化物層である。導電層８は代表的にポリシリコン層であ
り、ＭＯＳゲートパワーデバイスのゲート電極である。
本発明の一実施例では、ゲート電極の抵抗値を減少させ
ることによりＭＯＳゲートパワーデバイスのゲート抵抗
値を減少せしめるようにしうる。例えば、ポリシリコン
層８に燐又は砒素をドープして抵抗値を減少せしめるこ
とができ、或いはまたコバルト珪化物のような珪化物層
をポエシリコン層８上に設けることができる。パッシベ
ーション層９はポリシリコン層８を絶縁する。
層８と、パッシベーション層９とを有する絶縁ゲート層
によって被覆されている。絶縁層７は代表的に薄肉の二
酸化シリコン層であり、各基本機能ユニットのゲート酸
化物層である。導電層８は代表的にポリシリコン層であ
り、ＭＯＳゲートパワーデバイスのゲート電極である。
本発明の一実施例では、ゲート電極の抵抗値を減少させ
ることによりＭＯＳゲートパワーデバイスのゲート抵抗
値を減少せしめるようにしうる。例えば、ポリシリコン
層８に燐又は砒素をドープして抵抗値を減少せしめるこ
とができ、或いはまたコバルト珪化物のような珪化物層
をポエシリコン層８上に設けることができる。パッシベ
ーション層９はポリシリコン層８を絶縁する。
【００３６】ゲート酸化物層７と、ポリシリコン層８
と、パッシベーション層９とより成る絶縁ゲート層は本
体ストライプ３間でエピタキシャル層２の表面を被覆
し、本体ストライプ３上では各本体ストライプ内のソー
ス領域６０の横エッジまで延在している。絶縁ゲート層
には本体ストライプ３の中央部分の上方で、壁部がほぼ
垂直な細長孔１２が設けられており、ＭＯＳゲートパワ
ーデバイスのソース電極を形成する金属層１０（図３及
び４に一点鎖線で示す）がこれら細長孔を経てソース領
域６０と本体ストライプ３の本体部分４０との双方に接
触している。例えば二酸化シリコンのような絶縁材料の
側壁スペーサが絶縁ゲート層中の細長孔１２の垂直エッ
ジを封止してポリシリコン層８を金属層１０から分離さ
せている。
と、パッシベーション層９とより成る絶縁ゲート層は本
体ストライプ３間でエピタキシャル層２の表面を被覆
し、本体ストライプ３上では各本体ストライプ内のソー
ス領域６０の横エッジまで延在している。絶縁ゲート層
には本体ストライプ３の中央部分の上方で、壁部がほぼ
垂直な細長孔１２が設けられており、ＭＯＳゲートパワ
ーデバイスのソース電極を形成する金属層１０（図３及
び４に一点鎖線で示す）がこれら細長孔を経てソース領
域６０と本体ストライプ３の本体部分４０との双方に接
触している。例えば二酸化シリコンのような絶縁材料の
側壁スペーサが絶縁ゲート層中の細長孔１２の垂直エッ
ジを封止してポリシリコン層８を金属層１０から分離さ
せている。
【００３７】本発明によるＭＯＳゲートパワーデバイス
の製造処理を図５〜１２に示す。図５は、高ドープ半導
体基板１上に低ドープ半導体層２をエピタキシャル成長
させる初期工程を示す。前述したように、形成すべきパ
ワーデバイスがパワーＭＯＳＦＥＴである場合には基板
１及びエピタキシャル層２を互いに同じ導電型とし、一
方、ＩＧＢＴを製造する必要がある場合には基板１及び
エピタキシャル層２を互いに反対の導電型とする。他の
ＭＯＳゲートパワーデバイスでは、基板とエピタキシャ
ル層との他の組合せを必要とする場合があり、これも本
発明に含まれるべきものである。高ドープ半導体基板上
に成長されるエピタキシャル層２の固有抵抗及び厚さは
パワーデバイスの電圧の大きさに応じて選択する。例え
ば、低電圧パワーデバイスと高電圧パワーデバイスとは
通常０．５Ω−ｃｍ〜１００Ω−ｃｍの範囲の固有抵抗
及び３μｍ〜１００μｍの範囲の厚さを有する。
の製造処理を図５〜１２に示す。図５は、高ドープ半導
体基板１上に低ドープ半導体層２をエピタキシャル成長
させる初期工程を示す。前述したように、形成すべきパ
ワーデバイスがパワーＭＯＳＦＥＴである場合には基板
１及びエピタキシャル層２を互いに同じ導電型とし、一
方、ＩＧＢＴを製造する必要がある場合には基板１及び
エピタキシャル層２を互いに反対の導電型とする。他の
ＭＯＳゲートパワーデバイスでは、基板とエピタキシャ
ル層との他の組合せを必要とする場合があり、これも本
発明に含まれるべきものである。高ドープ半導体基板上
に成長されるエピタキシャル層２の固有抵抗及び厚さは
パワーデバイスの電圧の大きさに応じて選択する。例え
ば、低電圧パワーデバイスと高電圧パワーデバイスとは
通常０．５Ω−ｃｍ〜１００Ω−ｃｍの範囲の固有抵抗
及び３μｍ〜１００μｍの範囲の厚さを有する。
【００３８】次に、薄肉の二酸化シリコン層７（ゲート
酸化物層）をエピタキシャル層２の表面上に例えば熱酸
化処理により形成する。次に、このゲート酸化物層７上
にポリシリコン層８を形成する。次に、一実施例では、
このポリシリコン層にドーピングを行ってその固有抵抗
を減少させる。このドーピングに代え或いはこのドーピ
ングに加えて、ポリシリコン層８の表面上にコバルトの
層を堆積し、デバイスを約５００℃の温度に加熱処理
し、コバルトとシリコンとが反応して珪化物層（図示せ
ず）を形成するようにすることにより、ポリシリコン層
８上に珪化物の層（例えばコバルト珪化物）を形成する
こともできる。珪化物層の場合、この珪化物層がＭＯＳ
ゲートパワーデバイスのゲート抵抗値を著しく減少させ
るという利点が得られる。次に、ポリシリコン層上に、
例えば化学蒸着により形成されＰ型ドーパントでドープ
され“ＰＶＡＰＯＸ”として知られている酸化物層のよ
うなパッシベーション層９を形成する。
酸化物層）をエピタキシャル層２の表面上に例えば熱酸
化処理により形成する。次に、このゲート酸化物層７上
にポリシリコン層８を形成する。次に、一実施例では、
このポリシリコン層にドーピングを行ってその固有抵抗
を減少させる。このドーピングに代え或いはこのドーピ
ングに加えて、ポリシリコン層８の表面上にコバルトの
層を堆積し、デバイスを約５００℃の温度に加熱処理
し、コバルトとシリコンとが反応して珪化物層（図示せ
ず）を形成するようにすることにより、ポリシリコン層
８上に珪化物の層（例えばコバルト珪化物）を形成する
こともできる。珪化物層の場合、この珪化物層がＭＯＳ
ゲートパワーデバイスのゲート抵抗値を著しく減少させ
るという利点が得られる。次に、ポリシリコン層上に、
例えば化学蒸着により形成されＰ型ドーパントでドープ
され“ＰＶＡＰＯＸ”として知られている酸化物層のよ
うなパッシベーション層９を形成する。
【００３９】図６を参照するに、次に、パッシベーショ
ン層９上にホトレジスト層（図示せず）を堆積し、チッ
プをホトリソグラフマスクを介して光源（図示せず）に
より選択的に露光する。次に、エッチング除去すべきパ
ッシベーション層９の領域（図１３の領域１２）からホ
トレジスト層を選択的に除去する。次に、パッシベーシ
ョン層９及びポリシリコン層８の選択領域をエッチング
除去して、ほぼ垂直な壁部を有する細長孔１２を形成す
る。ホトレジスト層により依然として被覆されているパ
ッシベーション層９の領域はエッチングされないこと明
らかである。
ン層９上にホトレジスト層（図示せず）を堆積し、チッ
プをホトリソグラフマスクを介して光源（図示せず）に
より選択的に露光する。次に、エッチング除去すべきパ
ッシベーション層９の領域（図１３の領域１２）からホ
トレジスト層を選択的に除去する。次に、パッシベーシ
ョン層９及びポリシリコン層８の選択領域をエッチング
除去して、ほぼ垂直な壁部を有する細長孔１２を形成す
る。ホトレジスト層により依然として被覆されているパ
ッシベーション層９の領域はエッチングされないこと明
らかである。
【００４０】図７を参照するに、製造処理の第１実施例
によれば、次に、図３及び４の断面図に示すような椀状
の第２導電型の本体ストライプ３を細長孔１２の下側で
エピタキシャル層２中に形成する。第２導電型の高ドー
ズ量のドーパントを細長孔１２を介して高エネルギーで
エピタキシャル層２中に注入する。この注入工程の場
合、パッシベーション層９及びその下側のポリシリコン
層８がドーパントイオンに対する注入マスクとして作用
する。例えば、硼素イオンを１０13〜１０15原子／cm2
のドーズ量及び１００〜３００ＫｅＶのエネルギーで注
入することができる。注入エネルギーが高いと、ピーク
濃度がエピタキシャル層２の表面から所定の距離に位置
する注入イオン分布となっている第２導電型の領域１４
がエピタキシャル層２中に形成される。この所定の距離
の実際の値は注入エネルギーに依存し、この注入エネル
ギーは、ドーパントのピーク濃度が後の工程で形成され
るソース領域よりも深いエピタキシャル層中の所定の距
離に位置するように選択するのが好ましい。更に、領域
１４の横エッジは絶縁ゲート層中の細長孔１２のエッジ
と整合される。
によれば、次に、図３及び４の断面図に示すような椀状
の第２導電型の本体ストライプ３を細長孔１２の下側で
エピタキシャル層２中に形成する。第２導電型の高ドー
ズ量のドーパントを細長孔１２を介して高エネルギーで
エピタキシャル層２中に注入する。この注入工程の場
合、パッシベーション層９及びその下側のポリシリコン
層８がドーパントイオンに対する注入マスクとして作用
する。例えば、硼素イオンを１０13〜１０15原子／cm2
のドーズ量及び１００〜３００ＫｅＶのエネルギーで注
入することができる。注入エネルギーが高いと、ピーク
濃度がエピタキシャル層２の表面から所定の距離に位置
する注入イオン分布となっている第２導電型の領域１４
がエピタキシャル層２中に形成される。この所定の距離
の実際の値は注入エネルギーに依存し、この注入エネル
ギーは、ドーパントのピーク濃度が後の工程で形成され
るソース領域よりも深いエピタキシャル層中の所定の距
離に位置するように選択するのが好ましい。更に、領域
１４の横エッジは絶縁ゲート層中の細長孔１２のエッジ
と整合される。
【００４１】図８を参照するに、次に、注入されたイオ
ンを熱処理によりエピタキシャル層中で横及び縦方向に
拡散する。この熱処理の温度及び期間は、本体ストライ
プ３が、エピタキシャル層中へのドーパントの縦方向拡
散により形成され細長孔１２のエッジとほぼ整合する長
さ方向エッジを有する深い中央の高ドープ本体ストライ
プ１７と、エピタキシャル層中へのドーパントの横方向
拡散によりゲート酸化物層７の下方で横方向に延在する
ように形成される横方向の２つの低ドープチャネルスト
ライプ１８とを有するように選択する。適切な熱処理は
１０５０〜１１００℃の温度で２時間とすることができ
る。この場合、この処理は１回のみの硼素ドーピング工
程のみを用いており、関連の従来技術におけるような数
回の工程を必要としない。更に、本体ストライプのエッ
ジはポリシリコンゲート層及び誘電体層のエッジに自己
整合され、本体ストライプを形成するのにマスクを必要
としない。本体領域の形状を椀状とすることにより、こ
の本体領域を形成する処理に必要とするマスク工程が図
１に示す関連の従来技術のデバイスの本体領域の形状の
場合よりも１回少なくなるという利点が得られる。特
に、図１に示す本体領域の形状は前述したように、中央
の深い高ドープ本体領域を第１マスクを経るイオン注入
により形成し、ゲート酸化物層及びポリシリコン層中に
細長窓１２をあけ、次にこれらの細長窓を経るイオン注
入により本体領域の低ドープ部分を形成することより形
成される。
ンを熱処理によりエピタキシャル層中で横及び縦方向に
拡散する。この熱処理の温度及び期間は、本体ストライ
プ３が、エピタキシャル層中へのドーパントの縦方向拡
散により形成され細長孔１２のエッジとほぼ整合する長
さ方向エッジを有する深い中央の高ドープ本体ストライ
プ１７と、エピタキシャル層中へのドーパントの横方向
拡散によりゲート酸化物層７の下方で横方向に延在する
ように形成される横方向の２つの低ドープチャネルスト
ライプ１８とを有するように選択する。適切な熱処理は
１０５０〜１１００℃の温度で２時間とすることができ
る。この場合、この処理は１回のみの硼素ドーピング工
程のみを用いており、関連の従来技術におけるような数
回の工程を必要としない。更に、本体ストライプのエッ
ジはポリシリコンゲート層及び誘電体層のエッジに自己
整合され、本体ストライプを形成するのにマスクを必要
としない。本体領域の形状を椀状とすることにより、こ
の本体領域を形成する処理に必要とするマスク工程が図
１に示す関連の従来技術のデバイスの本体領域の形状の
場合よりも１回少なくなるという利点が得られる。特
に、図１に示す本体領域の形状は前述したように、中央
の深い高ドープ本体領域を第１マスクを経るイオン注入
により形成し、ゲート酸化物層及びポリシリコン層中に
細長窓１２をあけ、次にこれらの細長窓を経るイオン注
入により本体領域の低ドープ部分を形成することより形
成される。
【００４２】或いはまた、椀状の本体ストライプ３は、
第２導電型のドーパントをエピタキシャル層中に異なる
ドーズ量及び異なるエネルギーで別々に２回注入するこ
とにより形成することができ、この場合も、パッシベー
ション層９及びその下側のポリシリコン層８をこれら双
方の注入に対する注入マスクとして用いる。例えば、第
１注入のドーパントのドーズ量を１０13〜１０14原子／
cm2 の範囲とし、そのエネルギーを約８０ＫｅＶとし
て、本体ストライプの表面、例えばチャネル部分にドー
パント濃度を与えることができる。特に、第１ドーパン
トはＭＯＳゲートパワーデバイスの所望のしきい値電圧
を設定するのに用いることができる。必ずしも必要でな
いが、第１注入と第２注入との間で熱拡散工程を行うこ
ともできること明らかである。第２注入のドーパントの
ドーズ量を１０14〜１０15原子/cm2とし、そのエネルギ
ーを１００ＫｅＶ及び３００ＫｅＶ間の範囲とし、ドー
パントのピーク濃度を所定の距離に、すなわち後の工程
で形成されるソース領域よりも深い距離に位置するよう
にしうる。次に、例えば１０５０〜１１００℃の範囲の
温度で０．５〜２時間の熱拡散を行なって、第１注入で
導入されたドーパントの横方向拡散が達成され、これに
よりゲート酸化物層の下側に延在する本体ストライプの
チャネル部分を形成する。第２注入により導入されたド
ーパントがこの熱拡散工程中にいかに縦方向に拡散され
ようともＭＯＳゲートパワーデバイスのしきい値電圧を
変えることができない。その理由は、第１注入で導入さ
れるドーパントのピークドーパント濃度はほぼドレイン
層２の表面に位置する為に、エピタキシャル層の表面に
達するいかなるバーパントイオンも、この第１注入で導
入されるドーパントの濃度よりも低い濃度を有する為で
ある。第２注入により導入されたドーパントの縦方向及
び横方向拡散により本体ストライプの深い高ドープ本体
領域を形成する。この処理によっても、中央の深い高ド
ープ本体ストライプが細長窓のエッジと自己整合される
とともに、関連の従来技術の処理及び構造よりもマスキ
ング工程が１回少なくなるという利点が得られる。
第２導電型のドーパントをエピタキシャル層中に異なる
ドーズ量及び異なるエネルギーで別々に２回注入するこ
とにより形成することができ、この場合も、パッシベー
ション層９及びその下側のポリシリコン層８をこれら双
方の注入に対する注入マスクとして用いる。例えば、第
１注入のドーパントのドーズ量を１０13〜１０14原子／
cm2 の範囲とし、そのエネルギーを約８０ＫｅＶとし
て、本体ストライプの表面、例えばチャネル部分にドー
パント濃度を与えることができる。特に、第１ドーパン
トはＭＯＳゲートパワーデバイスの所望のしきい値電圧
を設定するのに用いることができる。必ずしも必要でな
いが、第１注入と第２注入との間で熱拡散工程を行うこ
ともできること明らかである。第２注入のドーパントの
ドーズ量を１０14〜１０15原子/cm2とし、そのエネルギ
ーを１００ＫｅＶ及び３００ＫｅＶ間の範囲とし、ドー
パントのピーク濃度を所定の距離に、すなわち後の工程
で形成されるソース領域よりも深い距離に位置するよう
にしうる。次に、例えば１０５０〜１１００℃の範囲の
温度で０．５〜２時間の熱拡散を行なって、第１注入で
導入されたドーパントの横方向拡散が達成され、これに
よりゲート酸化物層の下側に延在する本体ストライプの
チャネル部分を形成する。第２注入により導入されたド
ーパントがこの熱拡散工程中にいかに縦方向に拡散され
ようともＭＯＳゲートパワーデバイスのしきい値電圧を
変えることができない。その理由は、第１注入で導入さ
れるドーパントのピークドーパント濃度はほぼドレイン
層２の表面に位置する為に、エピタキシャル層の表面に
達するいかなるバーパントイオンも、この第１注入で導
入されるドーパントの濃度よりも低い濃度を有する為で
ある。第２注入により導入されたドーパントの縦方向及
び横方向拡散により本体ストライプの深い高ドープ本体
領域を形成する。この処理によっても、中央の深い高ド
ープ本体ストライプが細長窓のエッジと自己整合される
とともに、関連の従来技術の処理及び構造よりもマスキ
ング工程が１回少なくなるという利点が得られる。
【００４３】図１０を参照するに、本体ストライプ３を
形成した後、第１導電型のドーパントを高ドーズ量で本
体ストライプ３中に選択的に導入し、パワーデバイスの
ソース領域を形成する。この工程には、ホトレジスト層
１５をチップの表面上に堆積することと、チップをホト
リソグラフマスクを介して光源に選択的に当てることと
が含まれる。これにより、ホトリソグラフマスクのパタ
ーンがホトレジスト層１５に写される。次に、ホトレジ
スト層１５とゲート酸化物層７とをチップの表面から選
択的に除去し、図１３に示すホトレジスト層のパターン
を得る。ホトレジスト層１５はパッシベーション層９と
相俟って、第１導電型のドーパントに対する注入マスク
として作用する。これらの工程により図９に示すように
ソース領域６０が本体領域３内に形成され、これらソー
ス領域は図１４に示すように本体ストライプ３の長手方
向において本体ストライプの本体部分と交互に位置して
いる。
形成した後、第１導電型のドーパントを高ドーズ量で本
体ストライプ３中に選択的に導入し、パワーデバイスの
ソース領域を形成する。この工程には、ホトレジスト層
１５をチップの表面上に堆積することと、チップをホト
リソグラフマスクを介して光源に選択的に当てることと
が含まれる。これにより、ホトリソグラフマスクのパタ
ーンがホトレジスト層１５に写される。次に、ホトレジ
スト層１５とゲート酸化物層７とをチップの表面から選
択的に除去し、図１３に示すホトレジスト層のパターン
を得る。ホトレジスト層１５はパッシベーション層９と
相俟って、第１導電型のドーパントに対する注入マスク
として作用する。これらの工程により図９に示すように
ソース領域６０が本体領域３内に形成され、これらソー
ス領域は図１４に示すように本体ストライプ３の長手方
向において本体ストライプの本体部分と交互に位置して
いる。
【００４４】本発明によるＭＯＳゲートパワーデバイス
の製造処理の１つの利点は、ホトレジスト層１５のパタ
ーンを規定するために用いたホトリソグラフマスクと細
長孔１２を規定するのに用いたホトレジストマスクとの
間に整合誤差が生じた場合でも、これにより最終構造に
いかなる影響をも及ぼさないということである。その理
由は、整合誤差が生じた場合でも、ソース領域６０は本
体領域３の長手方向において本体領域の本体部分４０と
依然として交互に位置する為である。換言すれば、本発
明の構造の横方向寸法は、金属層１０をソース領域及び
本体領域の各々に接続するのに関係がない。横方向寸法
ではなく、縦方向寸法がこれらの接続を行なうのに用い
られるものである。
の製造処理の１つの利点は、ホトレジスト層１５のパタ
ーンを規定するために用いたホトリソグラフマスクと細
長孔１２を規定するのに用いたホトレジストマスクとの
間に整合誤差が生じた場合でも、これにより最終構造に
いかなる影響をも及ぼさないということである。その理
由は、整合誤差が生じた場合でも、ソース領域６０は本
体領域３の長手方向において本体領域の本体部分４０と
依然として交互に位置する為である。換言すれば、本発
明の構造の横方向寸法は、金属層１０をソース領域及び
本体領域の各々に接続するのに関係がない。横方向寸法
ではなく、縦方向寸法がこれらの接続を行なうのに用い
られるものである。
【００４５】図３及び４のそれぞれの断面図である図１
１及び１２を参照するに、これらの図にはソース部分６
０及び本体部分をそれぞれ含む本体領域３が示されてい
る。この場合、ホトレジスト層１５とその下側のゲート
酸化物層７の部分とが除去されている。酸化物側壁スペ
ーサ１３は、デバイスの全表面上に追加の誘電体層（図
示せず）を形成し、細長孔１２のエッジにスペーサを保
つようにこの追加の誘電体層を異方性エッチングするこ
とにより、パッシベーション層９、ポリシリコン層８及
びゲート酸化物層７中の細長孔１２の縦方向エッジに沿
って形成されている。パッシベーション層９及び側壁ス
ペーサ１３はポリシリコン層８を金属層１０から電気的
に分離している。次に、金属層をパッシベーション層９
上に堆積し、この金属層を選択的に除去してパワーデバ
イスのソース電極（図示せず）を規定する。
１及び１２を参照するに、これらの図にはソース部分６
０及び本体部分をそれぞれ含む本体領域３が示されてい
る。この場合、ホトレジスト層１５とその下側のゲート
酸化物層７の部分とが除去されている。酸化物側壁スペ
ーサ１３は、デバイスの全表面上に追加の誘電体層（図
示せず）を形成し、細長孔１２のエッジにスペーサを保
つようにこの追加の誘電体層を異方性エッチングするこ
とにより、パッシベーション層９、ポリシリコン層８及
びゲート酸化物層７中の細長孔１２の縦方向エッジに沿
って形成されている。パッシベーション層９及び側壁ス
ペーサ１３はポリシリコン層８を金属層１０から電気的
に分離している。次に、金属層をパッシベーション層９
上に堆積し、この金属層を選択的に除去してパワーデバ
イスのソース電極（図示せず）を規定する。
【００４６】本発明の構造は、基本機能ユニットの窓１
２の寸法ＬP が３つの特徴上の寸法“ｃ”，“ｂ”及び
“ｔ”（ＬP ＝ｃ＋２ｂ＋２ｔ）によって決定される関
連の従来技術の構造と相違するものである。本発明の構
造では、本発明の基本機能ユニットの寸法ＬP は１つの
特徴上の寸法のみによって決定される。特に、寸法Ｌ P
を決定する特徴上の寸法の個数を３つから１つに減少さ
せることは以下に説明する３つの状況の結果によるもの
である。
２の寸法ＬP が３つの特徴上の寸法“ｃ”，“ｂ”及び
“ｔ”（ＬP ＝ｃ＋２ｂ＋２ｔ）によって決定される関
連の従来技術の構造と相違するものである。本発明の構
造では、本発明の基本機能ユニットの寸法ＬP は１つの
特徴上の寸法のみによって決定される。特に、寸法Ｌ P
を決定する特徴上の寸法の個数を３つから１つに減少さ
せることは以下に説明する３つの状況の結果によるもの
である。
【００４７】第１に、図１につき前述したように、関連
の従来技術の構造では、ポリシリコン層に窓１２を規定
するのに用いたホトリソグラフマスクと異なるホトリソ
グラフスマスクにより接点窓１１があけられている誘電
体層９によりポリシリコン層がソース金属層から絶縁さ
れている。従って、関連技術の構造のポリシリコン層中
の窓の寸法ＬP を決定する１つの特徴上の寸法はポリシ
リコン層中の窓１２のエッジと誘電体層中の接点窓１１
のエッジとの間の距離“ｔ”（図１）である。前述した
ように、距離“ｔ”は、ソース金属層１０からのポリシ
リコン層８の電気絶縁を保証するとともに２つのホトリ
ソグラフマスクの間のいかなる整合公差をも考慮しうる
程度に充分大きくする必要がある。関連の従来技術にお
ける接点窓１１の隅部がこの限界を規定する作用をする
臨界領域であることに注意すべきである。これに対し、
本発明の構造では、ポリシリコン層８が、縦方向では、
細長孔１２を形成するためにポリシリコン層と同時にエ
ッチングされるパッシベーション層９により、横方向で
は、細長孔１２の垂直エッジを封止する絶縁材料の側壁
スペーサ１３によりソース金属層１０から絶縁されてい
る。側壁スペーサは自己整合され、従ってこれらを形成
するのに整合公差は必要としない。換言すれば、本体領
域及びソース領域を形成するための開口となる絶縁ゲー
ト層中の窓は、ソース金属プレートと本体領域及びソー
ス領域の各々との間の接点を形成するための窓でもあ
る。従って、関連の従来技術のマスクと、誘電体層中に
接点窓をあけるための公差条件とは本発明の処理では必
要としなくなり、関連の従来技術におけるポリシリコン
層の窓１２のエッジと接点窓１１のエッジとの間の距離
“ｔ”を設ける必要がなくなる。従って、寸法ＬP は特
徴上の寸法“ｔ”の関数とならない。
の従来技術の構造では、ポリシリコン層に窓１２を規定
するのに用いたホトリソグラフマスクと異なるホトリソ
グラフスマスクにより接点窓１１があけられている誘電
体層９によりポリシリコン層がソース金属層から絶縁さ
れている。従って、関連技術の構造のポリシリコン層中
の窓の寸法ＬP を決定する１つの特徴上の寸法はポリシ
リコン層中の窓１２のエッジと誘電体層中の接点窓１１
のエッジとの間の距離“ｔ”（図１）である。前述した
ように、距離“ｔ”は、ソース金属層１０からのポリシ
リコン層８の電気絶縁を保証するとともに２つのホトリ
ソグラフマスクの間のいかなる整合公差をも考慮しうる
程度に充分大きくする必要がある。関連の従来技術にお
ける接点窓１１の隅部がこの限界を規定する作用をする
臨界領域であることに注意すべきである。これに対し、
本発明の構造では、ポリシリコン層８が、縦方向では、
細長孔１２を形成するためにポリシリコン層と同時にエ
ッチングされるパッシベーション層９により、横方向で
は、細長孔１２の垂直エッジを封止する絶縁材料の側壁
スペーサ１３によりソース金属層１０から絶縁されてい
る。側壁スペーサは自己整合され、従ってこれらを形成
するのに整合公差は必要としない。換言すれば、本体領
域及びソース領域を形成するための開口となる絶縁ゲー
ト層中の窓は、ソース金属プレートと本体領域及びソー
ス領域の各々との間の接点を形成するための窓でもあ
る。従って、関連の従来技術のマスクと、誘電体層中に
接点窓をあけるための公差条件とは本発明の処理では必
要としなくなり、関連の従来技術におけるポリシリコン
層の窓１２のエッジと接点窓１１のエッジとの間の距離
“ｔ”を設ける必要がなくなる。従って、寸法ＬP は特
徴上の寸法“ｔ”の関数とならない。
【００４８】第２に基本機能ユニットは、細長本体スト
ライプの本体部分４０とその長手方向で交互に位置して
いるソース領域６０を有するこれら細長本体ストライプ
を具えている為、ソース領域と本体ストライプとの双方
へのソース金属層１０の接点は長手方向で与えられる。
これにより、図１に示す関連の従来技術の構造に関連す
る問題を回避する。特に、本発明の構造によれば、誘電
体層中の接点窓１１のエッジとソース領域の内方エッジ
との間の距離“ｂ”を設ける必要がなくなる。従って、
本発明の構造の寸法ＬP は特徴上の寸法“ｂ”の関数で
ない。
ライプの本体部分４０とその長手方向で交互に位置して
いるソース領域６０を有するこれら細長本体ストライプ
を具えている為、ソース領域と本体ストライプとの双方
へのソース金属層１０の接点は長手方向で与えられる。
これにより、図１に示す関連の従来技術の構造に関連す
る問題を回避する。特に、本発明の構造によれば、誘電
体層中の接点窓１１のエッジとソース領域の内方エッジ
との間の距離“ｂ”を設ける必要がなくなる。従って、
本発明の構造の寸法ＬP は特徴上の寸法“ｂ”の関数で
ない。
【００４９】第３に、深い本体ストライプを本発明によ
り形成する方法によれば、関連の従来技術において必要
としたような深い本体領域を形成するためのマスクを必
要としなくなる。特に前述したように、関連の従来技術
の場合、チャネル領域中でのドーパントの横方向拡散を
防止して深い本体領域の中央部分を形成するのに高ドー
ズ量のドーパンドを半導体層２内に導入するために用い
られる、ポリシリコン層中の孔１２内の第１のマスク
と、低ドーズ量のドーパントを注入して横方向の低ドー
プ領域を形成するための第２のマスク（絶縁ゲート層中
の細長窓）とを必要とする。これに対し本発明の処理で
は、絶縁ゲート層がドーパントを導入して本体領域を形
成するためのマスクとして用いられ、他のマスクを必要
としない。
り形成する方法によれば、関連の従来技術において必要
としたような深い本体領域を形成するためのマスクを必
要としなくなる。特に前述したように、関連の従来技術
の場合、チャネル領域中でのドーパントの横方向拡散を
防止して深い本体領域の中央部分を形成するのに高ドー
ズ量のドーパンドを半導体層２内に導入するために用い
られる、ポリシリコン層中の孔１２内の第１のマスク
と、低ドーズ量のドーパントを注入して横方向の低ドー
プ領域を形成するための第２のマスク（絶縁ゲート層中
の細長窓）とを必要とする。これに対し本発明の処理で
は、絶縁ゲート層がドーパントを導入して本体領域を形
成するためのマスクとして用いられ、他のマスクを必要
としない。
【００５０】本発明の構造及び製造方法によれば、ゲー
ト酸化物層７と、ポリシリコン層８と、パッシベーショ
ン層９とを有する絶縁ゲート層中の細長孔１２の寸法Ｌ
P を、細長孔１２を規定するのに用いるホトリソグラフ
装置の光学的な解像度限界“ｆ”に縮小することができ
る。換言すれば、本発明による構造では、ＬP の最小値
が“ｆ”である。これに比べて、前述したように、関連
の従来技術の構造でのＬP の最小値はｃ＋２ｂ＋２ｔで
ある。その理由は、基本機能ユニットの寸法が３つの特
徴上の寸法により決定される為である。
ト酸化物層７と、ポリシリコン層８と、パッシベーショ
ン層９とを有する絶縁ゲート層中の細長孔１２の寸法Ｌ
P を、細長孔１２を規定するのに用いるホトリソグラフ
装置の光学的な解像度限界“ｆ”に縮小することができ
る。換言すれば、本発明による構造では、ＬP の最小値
が“ｆ”である。これに比べて、前述したように、関連
の従来技術の構造でのＬP の最小値はｃ＋２ｂ＋２ｔで
ある。その理由は、基本機能ユニットの寸法が３つの特
徴上の寸法により決定される為である。
【００５１】本発明のパワーデバイスの構造及び製造方
法により達成しうる寸法の減少、従って本発明のパワー
デバイスユニットの密度の増大の一例としては、ＭＯＳ
ゲートパワーデバイスを製造するのに用いるホトリソグ
ラフ装置がチップ全体を一時で露光すれば、関連の従来
技術の構造で得られ１インチ（２．５４ｃｍ）当たり３
５０万個のセルの基本セル等価密度に対応する約８μｍ
から、１インチ当たり約１０００万個のセルの等価密度
に相当する約２．６μｍに寸法ＬP を縮小することがで
きるようになる。これとは相違して、ホトリソグラフ装
置を一時にチップの一部のみを露光するステッパ型とす
る場合には、１インチ当たり約３０００万個のセルの基
本セル等価密度に相当する１μｍ又はそれ以下へのＬP
の更なる減少が可能となる。
法により達成しうる寸法の減少、従って本発明のパワー
デバイスユニットの密度の増大の一例としては、ＭＯＳ
ゲートパワーデバイスを製造するのに用いるホトリソグ
ラフ装置がチップ全体を一時で露光すれば、関連の従来
技術の構造で得られ１インチ（２．５４ｃｍ）当たり３
５０万個のセルの基本セル等価密度に対応する約８μｍ
から、１インチ当たり約１０００万個のセルの等価密度
に相当する約２．６μｍに寸法ＬP を縮小することがで
きるようになる。これとは相違して、ホトリソグラフ装
置を一時にチップの一部のみを露光するステッパ型とす
る場合には、１インチ当たり約３０００万個のセルの基
本セル等価密度に相当する１μｍ又はそれ以下へのＬP
の更なる減少が可能となる。
【００５２】図２を参照するに、ＭＯＳゲートパワーデ
バイスのチャネルの周囲長は比 ＬU ／（ＬU ＋ｓ） に比例する。ここに、ＬU は本体ストライプ３の長手方
向におけるソース領域６０の長さであり、“ｓ”は２つ
の順次のソース領域６０間の距離、換言すれば、“ｓ”
はソース領域が存在しない本体ストライプの本体部分４
０の長さである。本体ストライプ３の本体部分４０は、
これらがパワーデバイスの全電流導通に寄与しないとい
う点でＭＯＳゲートパワーデバイスの機能的に不活性な
領域である。前述したように、ＭＯＳゲートパワーデバ
イスの出力抵抗の“オン”抵抗値Ｒ onはパワーデバイス
の全チャネルの周囲長に反比例し、従って、“ｓ”をで
きるだけ小さく、ＬU をできるだけ大きくすることによ
りＲonを最小にすることができる。“ｓ”に対する最小
値はホトリゾグラフ装置の光学的な解像度限界“ｆ”に
よって与えられ、ＬU に対する最小値は特別な技術やＭ
ＯＳゲートパワーデバイスの所望の電圧定格に依存す
る。更に、本体領域４０を経る本体ストライプ３への２
つの接点間の距離ＬU が長くなればなる程、ソース領域
６０と、本体ストライプ３と、エピタキシャル層２とよ
り成る構造と本質的に関連する寄生バイポーラ接合トラ
ンジスタのベース抵抗値が大きくなり、ＭＯＳゲートパ
ワーデバイスがスイッチング中耐える最大電流が低くな
る。その結果、距離ＬU が長くなればなる程、ＭＯＳゲ
ートパワーデバイスが最大の特定電圧に耐えることがで
きなくなるおそれが増大する。従って、デバイスのＲon
とデバイスの最大電流容量との間に互換性があり、ＬU
及び“ｓ”の値をこれに応じて選択する必要がある。
バイスのチャネルの周囲長は比 ＬU ／（ＬU ＋ｓ） に比例する。ここに、ＬU は本体ストライプ３の長手方
向におけるソース領域６０の長さであり、“ｓ”は２つ
の順次のソース領域６０間の距離、換言すれば、“ｓ”
はソース領域が存在しない本体ストライプの本体部分４
０の長さである。本体ストライプ３の本体部分４０は、
これらがパワーデバイスの全電流導通に寄与しないとい
う点でＭＯＳゲートパワーデバイスの機能的に不活性な
領域である。前述したように、ＭＯＳゲートパワーデバ
イスの出力抵抗の“オン”抵抗値Ｒ onはパワーデバイス
の全チャネルの周囲長に反比例し、従って、“ｓ”をで
きるだけ小さく、ＬU をできるだけ大きくすることによ
りＲonを最小にすることができる。“ｓ”に対する最小
値はホトリゾグラフ装置の光学的な解像度限界“ｆ”に
よって与えられ、ＬU に対する最小値は特別な技術やＭ
ＯＳゲートパワーデバイスの所望の電圧定格に依存す
る。更に、本体領域４０を経る本体ストライプ３への２
つの接点間の距離ＬU が長くなればなる程、ソース領域
６０と、本体ストライプ３と、エピタキシャル層２とよ
り成る構造と本質的に関連する寄生バイポーラ接合トラ
ンジスタのベース抵抗値が大きくなり、ＭＯＳゲートパ
ワーデバイスがスイッチング中耐える最大電流が低くな
る。その結果、距離ＬU が長くなればなる程、ＭＯＳゲ
ートパワーデバイスが最大の特定電圧に耐えることがで
きなくなるおそれが増大する。従って、デバイスのＲon
とデバイスの最大電流容量との間に互換性があり、ＬU
及び“ｓ”の値をこれに応じて選択する必要がある。
【００５３】図２〜４に示す本発明の実施例では、互い
に隣り合う本体ストライプ３中のソース領域６０が本体
ストライプの横方向で整列されている。換言すれば、各
本体ストライプにおけるソース領域６０及び本体領域４
０がそれぞれ、隣りの基本機能ユニットの細長本体スト
ライプにおけるソース領域及び本体領域と、本体ストラ
イプ３の長手方向に対し交差する方向で整列されてい
る。隣り合う本体ストライプ３間のエピタキシャル層２
には、図３に示すように、隣り合う本体ストライプ３中
の対向するソース領域６０から生じる２つの電流フラッ
クスＩがある。従って、隣り合う本体ストライプ３間の
距離“ｄ”はある限界を越えて減少せしめることができ
ない、即ち抵抗成分Ｒjfetが著しく増大する。
に隣り合う本体ストライプ３中のソース領域６０が本体
ストライプの横方向で整列されている。換言すれば、各
本体ストライプにおけるソース領域６０及び本体領域４
０がそれぞれ、隣りの基本機能ユニットの細長本体スト
ライプにおけるソース領域及び本体領域と、本体ストラ
イプ３の長手方向に対し交差する方向で整列されてい
る。隣り合う本体ストライプ３間のエピタキシャル層２
には、図３に示すように、隣り合う本体ストライプ３中
の対向するソース領域６０から生じる２つの電流フラッ
クスＩがある。従って、隣り合う本体ストライプ３間の
距離“ｄ”はある限界を越えて減少せしめることができ
ない、即ち抵抗成分Ｒjfetが著しく増大する。
【００５４】図１４は、本発明の第２実施例によるＭＯ
Ｓゲートパワーデバイスの一部を示す平面図である。図
１５，１６及び１７はそれぞれ図１４のXV−XV，XVI −
XVI及びXVII−XVII線に沿うエピタキシャル層２の断面
図を示す。本例は、所定の本体ストライプ３におけるソ
ース領域６０が隣りの本体ストライプ３におけるソース
領域６０に対して長手方向で偏移しているということを
除いて図２の例にほぼ類似している。図１５，１６及び
１７の断面図に示すように本例の構造の場合、隣り合う
本体ストライプ３間のエピタキシャル層２の部分には一
方の本体ストライプ３のソース領域６０からか隣りの本
体ストライプ３のソース領域６０から流れる１つのみの
電流フラックスＩが存在する。この構成によれば、Ｒon
の全抵抗値に寄与する基本機能ユニットの空乏領域間の
抵抗成分Ｒjfetを増大せしめることなく、本体ストライ
プ３間の距離“ｄ”をわずかに減少せしめることができ
る。集積密度が増大すると、単位面積当たりの全チャネ
ルの周囲長が増大する。しかし、前述したように、デバ
イスのチャネルの周囲長を最大にするためには、寸法
“ｓ”を寸法Ｌu に比べて小さくする必要がある為、距
離“ｄ”のいかなる減少もわずかにする必要がある。そ
の理由は、本体ストライプ３間のエピタキシャル層２の
部分の大部分には図１７の断面図に示すように２つの電
流フラックスＩの電流の流れがある為である。
Ｓゲートパワーデバイスの一部を示す平面図である。図
１５，１６及び１７はそれぞれ図１４のXV−XV，XVI −
XVI及びXVII−XVII線に沿うエピタキシャル層２の断面
図を示す。本例は、所定の本体ストライプ３におけるソ
ース領域６０が隣りの本体ストライプ３におけるソース
領域６０に対して長手方向で偏移しているということを
除いて図２の例にほぼ類似している。図１５，１６及び
１７の断面図に示すように本例の構造の場合、隣り合う
本体ストライプ３間のエピタキシャル層２の部分には一
方の本体ストライプ３のソース領域６０からか隣りの本
体ストライプ３のソース領域６０から流れる１つのみの
電流フラックスＩが存在する。この構成によれば、Ｒon
の全抵抗値に寄与する基本機能ユニットの空乏領域間の
抵抗成分Ｒjfetを増大せしめることなく、本体ストライ
プ３間の距離“ｄ”をわずかに減少せしめることができ
る。集積密度が増大すると、単位面積当たりの全チャネ
ルの周囲長が増大する。しかし、前述したように、デバ
イスのチャネルの周囲長を最大にするためには、寸法
“ｓ”を寸法Ｌu に比べて小さくする必要がある為、距
離“ｄ”のいかなる減少もわずかにする必要がある。そ
の理由は、本体ストライプ３間のエピタキシャル層２の
部分の大部分には図１７の断面図に示すように２つの電
流フラックスＩの電流の流れがある為である。
【００５５】この第２実施例によるＭＯＳゲートパワー
デバイスは前述したのと同じ製造処理により製造しう
る。唯一の相違はソース領域を形成する工程で用いるホ
トリソグラフマスクにあり、これは図１８に示すような
ホトレジストパターン１５となる。本発明のこの例で
は、ポリシリコン層８及びパッシベーション層９におけ
る隣り合う細長孔１２間の距離“ｅ”をホトリソグラフ
装置の整合公差Ｌt の２倍よりも長くし、ホトレジスト
層１５におけるパターンを規定するマスクと細長孔１２
を規定するマスクとの間での横方向での整合誤差を阻止
する必要がある。しかし、このようにすることにより本
発明によって達成される寸法減少に悪影響を及ぼさな
い。その理由は、ホトリソグラフ装置の整合公差は通常
その光学的な解像度限界“ｆ”よりも小さく（約１／３
又は１／４である）、寸法“ｅ”は通常ホトリソグラフ
装置の光学的な解像度限界“ｆ”よりも大きい為であ
る。例えば、光学的な解像度限界“ｆ”が約１μｍに等
しいステッパ型のホトリソグラフ装置を用いる場合、整
合公差Ｌt は約0.3 μｍである。
デバイスは前述したのと同じ製造処理により製造しう
る。唯一の相違はソース領域を形成する工程で用いるホ
トリソグラフマスクにあり、これは図１８に示すような
ホトレジストパターン１５となる。本発明のこの例で
は、ポリシリコン層８及びパッシベーション層９におけ
る隣り合う細長孔１２間の距離“ｅ”をホトリソグラフ
装置の整合公差Ｌt の２倍よりも長くし、ホトレジスト
層１５におけるパターンを規定するマスクと細長孔１２
を規定するマスクとの間での横方向での整合誤差を阻止
する必要がある。しかし、このようにすることにより本
発明によって達成される寸法減少に悪影響を及ぼさな
い。その理由は、ホトリソグラフ装置の整合公差は通常
その光学的な解像度限界“ｆ”よりも小さく（約１／３
又は１／４である）、寸法“ｅ”は通常ホトリソグラフ
装置の光学的な解像度限界“ｆ”よりも大きい為であ
る。例えば、光学的な解像度限界“ｆ”が約１μｍに等
しいステッパ型のホトリソグラフ装置を用いる場合、整
合公差Ｌt は約0.3 μｍである。
【００５６】図１９は、本発明の第３実施例によるＭＯ
Ｓゲートパワーデバイスの一部を示す平面図である。本
例では、ソース領域６０が存在しない本体ストライプ３
の本体部分４０の長さ“ｓ”をソース領域６０の長さＬ
u と同じ長さにする。従って、１つの基本機能ユニット
に対するチャネルの周囲長は前述した２つの実施例の構
造により達成しうるチャネルの周囲長の約１／２とな
る。しかし、本例の場合、例えば図２〜４の実施例に比
べて隣り合う本体ストライプ３間の距離“ｄ”を１／２
に減少せしめうるという利点がある。この距離“ｄ”の
減少が可能となる理由は、所定の本体ストライプ３のソ
ース領域６０が常に隣りの本体ストライプ３の本体部分
４０に対向している為である。図１９のXX−XX及びXXI
−XXI 線にそれぞれ沿う断面図２０及び２１に示すよう
に、本体ストライプ３間のエピタキシャル層２の部分に
は常に一方のソース領域のみから生じる電流フラックス
Ｉが流れる。本発明のこの例には、本体ストライプ３間
の距離“ｄ”の減少によりＭＯＳゲートパワーデバイス
の帰還キャパシタンスを低減化するという利点がある。
その理由は、ポリシリコン層８と共通ドレイン層２との
間の領域が半分に減少する為である。このことはデバイ
スのダイナミック動作にとって極めて有利なことであ
る。この場合も、隣り合う基本機能ユニット間の距離
“ｄ”の減少により集積化密度を高め、従って本例の単
位面積当たりの全チャネルの周囲長が前述した２つの実
施例の構造により得られる全チャネルの周囲長よりも長
くなること勿論である。
Ｓゲートパワーデバイスの一部を示す平面図である。本
例では、ソース領域６０が存在しない本体ストライプ３
の本体部分４０の長さ“ｓ”をソース領域６０の長さＬ
u と同じ長さにする。従って、１つの基本機能ユニット
に対するチャネルの周囲長は前述した２つの実施例の構
造により達成しうるチャネルの周囲長の約１／２とな
る。しかし、本例の場合、例えば図２〜４の実施例に比
べて隣り合う本体ストライプ３間の距離“ｄ”を１／２
に減少せしめうるという利点がある。この距離“ｄ”の
減少が可能となる理由は、所定の本体ストライプ３のソ
ース領域６０が常に隣りの本体ストライプ３の本体部分
４０に対向している為である。図１９のXX−XX及びXXI
−XXI 線にそれぞれ沿う断面図２０及び２１に示すよう
に、本体ストライプ３間のエピタキシャル層２の部分に
は常に一方のソース領域のみから生じる電流フラックス
Ｉが流れる。本発明のこの例には、本体ストライプ３間
の距離“ｄ”の減少によりＭＯＳゲートパワーデバイス
の帰還キャパシタンスを低減化するという利点がある。
その理由は、ポリシリコン層８と共通ドレイン層２との
間の領域が半分に減少する為である。このことはデバイ
スのダイナミック動作にとって極めて有利なことであ
る。この場合も、隣り合う基本機能ユニット間の距離
“ｄ”の減少により集積化密度を高め、従って本例の単
位面積当たりの全チャネルの周囲長が前述した２つの実
施例の構造により得られる全チャネルの周囲長よりも長
くなること勿論である。
【００５７】この第３実施例によるＭＯＳゲートパワー
デバイスは前述したのと同じ製造処理により製造しう
る。唯一の相違はソース領域の形成工程に用いるホトリ
ソグラフマスクのレイアウトにあり、この場合図２２に
示すホトレジスト１５のパターンとなる。図１４に示す
第２実施例の場合のように、パッシベーション層９及び
ポリシリコン層８における隣り合う細長孔１２間の距離
“ｅ”は使用するホトリソグラフ装置の整合公差Ｌt の
２倍よりも長くしてマスク間で生じるおそれのある整合
誤差を考慮するようにする必要がある。しかし、前述し
たように、このようにすることにより本例で達成される
寸法の減少に悪影響を及ぼさない。その理由は、整合公
差Ｌt が光学的な解像度限界の約１／４となる為であ
る。更に、本例によれば隣り合う本体ストライプ３間の
距離“ｄ”を著しく減少させるも、距離“ｅ”はホトリ
ソグラフ装置の光学的解像度限界よりも長くなる。
デバイスは前述したのと同じ製造処理により製造しう
る。唯一の相違はソース領域の形成工程に用いるホトリ
ソグラフマスクのレイアウトにあり、この場合図２２に
示すホトレジスト１５のパターンとなる。図１４に示す
第２実施例の場合のように、パッシベーション層９及び
ポリシリコン層８における隣り合う細長孔１２間の距離
“ｅ”は使用するホトリソグラフ装置の整合公差Ｌt の
２倍よりも長くしてマスク間で生じるおそれのある整合
誤差を考慮するようにする必要がある。しかし、前述し
たように、このようにすることにより本例で達成される
寸法の減少に悪影響を及ぼさない。その理由は、整合公
差Ｌt が光学的な解像度限界の約１／４となる為であ
る。更に、本例によれば隣り合う本体ストライプ３間の
距離“ｄ”を著しく減少させるも、距離“ｅ”はホトリ
ソグラフ装置の光学的解像度限界よりも長くなる。
【００５８】図２３は、本発明の第４実施例によるＭＯ
Ｓゲートパワーデバイスの一部を示す平面図である。本
例では、各本体ストライプ３を２つの細長の半ストライ
プ３′及び３″に分割し、各半ストライプで、本体スト
ライプ３と反対の導電型のソース領域６１を、これらソ
ース領域が存在しない半ストライプの本体部分４１と長
手方向で交互に位置させている。更に、一方の半ストラ
イプにおけるソース領域６１は他方の半ストライプの本
体部分４１に隣接しており、且つ隣りの本体ストライプ
３の本体部分４１に対向している。
Ｓゲートパワーデバイスの一部を示す平面図である。本
例では、各本体ストライプ３を２つの細長の半ストライ
プ３′及び３″に分割し、各半ストライプで、本体スト
ライプ３と反対の導電型のソース領域６１を、これらソ
ース領域が存在しない半ストライプの本体部分４１と長
手方向で交互に位置させている。更に、一方の半ストラ
イプにおけるソース領域６１は他方の半ストライプの本
体部分４１に隣接しており、且つ隣りの本体ストライプ
３の本体部分４１に対向している。
【００５９】図１９〜２１に示す構造を有する場合のよ
うに、本例の構成によれば隣り合う本体ストライプ間の
距離“ｄ”を減少させる。その理由は、隣り合う本体ス
トライプ３間のエピタキシャル層２の部分には常に一方
のソース部分のみから電流フラックスＩが流れるだけで
ある為である。図２４及び２５はそれぞれ図２３のXXIV
−XXIV及びXXV −XXV 線に沿う断面図であり、エピタキ
シャル層中の１つの電流フラックスＩを示している。
うに、本例の構成によれば隣り合う本体ストライプ間の
距離“ｄ”を減少させる。その理由は、隣り合う本体ス
トライプ３間のエピタキシャル層２の部分には常に一方
のソース部分のみから電流フラックスＩが流れるだけで
ある為である。図２４及び２５はそれぞれ図２３のXXIV
−XXIV及びXXV −XXV 線に沿う断面図であり、エピタキ
シャル層中の１つの電流フラックスＩを示している。
【００６０】本例の場合、前述した３つの実施例に比
べ、ソース金属層１０（図示せず）が、Ｌu に等しい長
さを有する規則的に離間した間隔ではなく、全長に沿っ
て本体ストライプ３及びソース領域６１に接触するとい
う利点がある。これにより、ＭＯＳゲートパワーデバイ
スの堅牢性が増大する。例えば、ソース領域、本体スト
ライプ及びエピタキシャル層により形成されるこの構造
と関連する寄生バイポーラトランジスタのベース−エミ
ッタ抵抗が最小となる。
べ、ソース金属層１０（図示せず）が、Ｌu に等しい長
さを有する規則的に離間した間隔ではなく、全長に沿っ
て本体ストライプ３及びソース領域６１に接触するとい
う利点がある。これにより、ＭＯＳゲートパワーデバイ
スの堅牢性が増大する。例えば、ソース領域、本体スト
ライプ及びエピタキシャル層により形成されるこの構造
と関連する寄生バイポーラトランジスタのベース−エミ
ッタ抵抗が最小となる。
【００６１】ＭＯＳゲートパワーデバイスの第４実施例
は前述した製造処理によって製造しうるも、唯一の相違
はソース領域を形成するのに用いるマスクのレイアウト
にあり、これは図２６に示すホトレジスト１５のパター
ンとなる。ソースマスクのレイアウトは図２２のそれと
ほぼ同じであり、本例の場合の唯一の相違は、隣り合う
細長孔１２間の距離“ｅ”を使用するホトリソグラフ装
置の整合公差Ｌt の２倍よりも長くする必要があるばか
りではなく、細長孔の寸法ＬP を２Ｌt よりも長くして
ソースマスクと細長孔１２を規定するマスクとの間のい
かなる整合誤差をも排除するようにすることにある。し
かし、寸法、ＬP の最小値はホトリソグラフ装置の光学
的な解像度限界であり、整合公差Ｌt は光学的な解像度
限界のほぼ１／４である為、マスク間で整合誤差が付加
的に生じる可能性は本例による基本機能ユニットの寸法
の縮小に制限を課すものではない。本発明のこの例によ
れば、ソース領域６１及び本体部分４１に対するソース
金属層（図示せず）の接触は、たとえ細長孔１２の寸法
ＬP がホトリソグラフ装置の光学的な解像度の限界まで
減少されたとしても保証される。
は前述した製造処理によって製造しうるも、唯一の相違
はソース領域を形成するのに用いるマスクのレイアウト
にあり、これは図２６に示すホトレジスト１５のパター
ンとなる。ソースマスクのレイアウトは図２２のそれと
ほぼ同じであり、本例の場合の唯一の相違は、隣り合う
細長孔１２間の距離“ｅ”を使用するホトリソグラフ装
置の整合公差Ｌt の２倍よりも長くする必要があるばか
りではなく、細長孔の寸法ＬP を２Ｌt よりも長くして
ソースマスクと細長孔１２を規定するマスクとの間のい
かなる整合誤差をも排除するようにすることにある。し
かし、寸法、ＬP の最小値はホトリソグラフ装置の光学
的な解像度限界であり、整合公差Ｌt は光学的な解像度
限界のほぼ１／４である為、マスク間で整合誤差が付加
的に生じる可能性は本例による基本機能ユニットの寸法
の縮小に制限を課すものではない。本発明のこの例によ
れば、ソース領域６１及び本体部分４１に対するソース
金属層（図示せず）の接触は、たとえ細長孔１２の寸法
ＬP がホトリソグラフ装置の光学的な解像度の限界まで
減少されたとしても保証される。
【００６２】図２７は、本発明の他の実施例によるＭＯ
Ｓゲートパワーデバイスの平面図である。図２３に示す
実施例の場合のように、各本体ストライプ３は２つの半
ストライプ３′及び３″に分割されている。これら２つ
の半ストライプのうちの第１の半ストライプでは、ソー
ス領域６２は本体ストライプ３のほぼ全長に亘って延在
し、第２の半ストライプではソース領域が設けられてい
ない。図２８は図２７のXXVIII−XXVIII線に沿う断面図
である。図２８に示すように、又、図２３〜２５の例で
説明したように、本例の場合隣り合う本体ストライプ間
の距離“ｄ”を減少せしめることができる。その理由
は、隣り合う本体ストライプ間のドレイン層２の部分
に、一方のソース領域から生じる電流フラックスＩのみ
しか存在しない為である。更に、第４の実施例につき前
述したように、本例の場合ＭＯＳゲートパワーデバイス
の堅牢性が増大するという利点がある。その理由は、本
体ストライプ３とソース領域６２とが全長に亘ってソー
ス金属層に接触している為である。
Ｓゲートパワーデバイスの平面図である。図２３に示す
実施例の場合のように、各本体ストライプ３は２つの半
ストライプ３′及び３″に分割されている。これら２つ
の半ストライプのうちの第１の半ストライプでは、ソー
ス領域６２は本体ストライプ３のほぼ全長に亘って延在
し、第２の半ストライプではソース領域が設けられてい
ない。図２８は図２７のXXVIII−XXVIII線に沿う断面図
である。図２８に示すように、又、図２３〜２５の例で
説明したように、本例の場合隣り合う本体ストライプ間
の距離“ｄ”を減少せしめることができる。その理由
は、隣り合う本体ストライプ間のドレイン層２の部分
に、一方のソース領域から生じる電流フラックスＩのみ
しか存在しない為である。更に、第４の実施例につき前
述したように、本例の場合ＭＯＳゲートパワーデバイス
の堅牢性が増大するという利点がある。その理由は、本
体ストライプ３とソース領域６２とが全長に亘ってソー
ス金属層に接触している為である。
【００６３】本例のＭＯＳゲートパワーデバイスは前述
したのと同じ製造処理により製造しうる。唯一の相違
は、ソースマスクのレイアウトにあり、これは図２９に
示すホトレジスト１５のパターンとなる。第４の実施例
につき前述したように、本例の場合、パッシベーション
層９及びポリシリコン層８における隣り合う細長孔間の
距離“ｅ”と細長孔１２の寸法とを使用するホトリソグ
ラフ装置の整合公差Ｌtの少なくとも２倍にして、ソー
スマスクと細長孔１２を規定するマスクとの間の整合誤
差によるレイアウト誤差を防止するようにする必要があ
る。
したのと同じ製造処理により製造しうる。唯一の相違
は、ソースマスクのレイアウトにあり、これは図２９に
示すホトレジスト１５のパターンとなる。第４の実施例
につき前述したように、本例の場合、パッシベーション
層９及びポリシリコン層８における隣り合う細長孔間の
距離“ｅ”と細長孔１２の寸法とを使用するホトリソグ
ラフ装置の整合公差Ｌtの少なくとも２倍にして、ソー
スマスクと細長孔１２を規定するマスクとの間の整合誤
差によるレイアウト誤差を防止するようにする必要があ
る。
【００６４】要するに、図２３〜２５及び２７〜２８に
示す実施例はＭＯＳゲートパワーデバイスの堅牢性の点
からして優れているが、パッシベーション層９及びポリ
シリコン層８における細長孔１２を規定するマスクとソ
ースマスクとの整合の点からして最初の３つの実施例よ
りも一層臨界的である。特に、第４及び第５の実施例の
場合、ソースマスクを細長孔１２の寸法ＬP 内で整合さ
せる必要がある。このことは、寸法ＬP を２つの異なる
領域に対する接点を同時に設けるのに充分な大きさとす
る必要があるということを意味する。換言すれば、寸法
ＬP をホトリソグラフ装置の接合公差Ｌt の２倍よりも
大きくする必要がある。しかし前述したように、マスク
間のこの整合の条件によって、細長孔１２の寸法ＬP を
ホトリソグラフ装置の光学的な解像度限界まで縮小する
目的を阻害するものではない。その理由は、整合公差Ｌ
t は常に光学的な解像度限界よりも可成り小さい為であ
る。
示す実施例はＭＯＳゲートパワーデバイスの堅牢性の点
からして優れているが、パッシベーション層９及びポリ
シリコン層８における細長孔１２を規定するマスクとソ
ースマスクとの整合の点からして最初の３つの実施例よ
りも一層臨界的である。特に、第４及び第５の実施例の
場合、ソースマスクを細長孔１２の寸法ＬP 内で整合さ
せる必要がある。このことは、寸法ＬP を２つの異なる
領域に対する接点を同時に設けるのに充分な大きさとす
る必要があるということを意味する。換言すれば、寸法
ＬP をホトリソグラフ装置の接合公差Ｌt の２倍よりも
大きくする必要がある。しかし前述したように、マスク
間のこの整合の条件によって、細長孔１２の寸法ＬP を
ホトリソグラフ装置の光学的な解像度限界まで縮小する
目的を阻害するものではない。その理由は、整合公差Ｌ
t は常に光学的な解像度限界よりも可成り小さい為であ
る。
【００６５】本発明は上述した実施例に限定されず、幾
多の変化を加えうること勿論である。
多の変化を加えうること勿論である。
【図１】従来のＭＯＳ技術パワーデバイスの断面図であ
る。
る。
【図２】本発明の第１実施例によるＭＯＳ技術パワーデ
バイスの一部分の頂部平面図である。
バイスの一部分の頂部平面図である。
【図３】本発明の第１実施例の本体領域の第２例を示し
ている図２のIII-III 線上での断面図である。
ている図２のIII-III 線上での断面図である。
【図４】本発明の第１実施例の本体領域の第２例を示し
ている図２のIV-IV 線上での断面図である。
ている図２のIV-IV 線上での断面図である。
【図５】図２のＭＯＳ技術パワーデバイスの製造過程の
一工程を示す断面図である。
一工程を示す断面図である。
【図６】図２のＭＯＳ技術パワーデバイスの製造過程の
次の工程を示す断面図である。
次の工程を示す断面図である。
【図７】図２のＭＯＳ技術パワーデバイスの製造過程の
さらに次の工程を示す断面図である。
さらに次の工程を示す断面図である。
【図８】図２のＭＯＳ技術パワーデバイスの製造過程の
さらに次の工程を示す断面図である。
さらに次の工程を示す断面図である。
【図９】図２のＭＯＳ技術パワーデバイスの製造過程の
さらに次の工程を示す断面図である。
さらに次の工程を示す断面図である。
【図１０】図２のＭＯＳ技術パワーデバイスの製造過程
のさらに次の工程を示す断面図である。
のさらに次の工程を示す断面図である。
【図１１】図２のＭＯＳ技術パワーデバイスの製造過程
のさらに次の工程を示す断面図である。
のさらに次の工程を示す断面図である。
【図１２】図２のＭＯＳ技術パワーデバイスの製造過程
のさらに次の工程を示す断面図である。
のさらに次の工程を示す断面図である。
【図１３】図２に示したＭＯＳ技術パワーデバイスの一
部で、製造過程の中間工程にてそのデバイスを製造する
のに用いられる幾つかのホトリソグラフィマスクのマス
ク合せを示す頂部平面図である。
部で、製造過程の中間工程にてそのデバイスを製造する
のに用いられる幾つかのホトリソグラフィマスクのマス
ク合せを示す頂部平面図である。
【図１４】本発明の第２実施例によるＭＯＳ技術パワー
デバイスの一部分の頂部平明図である。
デバイスの一部分の頂部平明図である。
【図１５】図１４のXV-XV 線上での断面図である。
【図１６】図１４のXVI-XVI 線上での断面図である。
【図１７】図１４のXVII-XVII 線上での断面図である。
【図１８】図１４に示したＭＯＳ技術パワーデバイスの
一部で、製造過程の中間工程にてそのデバイスを製造す
るのに用いられる幾つかのホトリソグラフィマスクのマ
スク合せを示す頂部平面図である。
一部で、製造過程の中間工程にてそのデバイスを製造す
るのに用いられる幾つかのホトリソグラフィマスクのマ
スク合せを示す頂部平面図である。
【図１９】本発明の第３実施例によるＭＯＳ技術パワー
デバイスの一部分の頂部平面図である。
デバイスの一部分の頂部平面図である。
【図２０】図１９のXX−XX線上での断面図である。
【図２１】図１４のXXI-XXI 線上での断面図である。
【図２２】図１９に示したＭＯＳ技術パワーデバイスの
一部で、製造過程の中間工程にてそのデバイスを製造す
るのに用いられる幾つかのホトリソグラフィマスクのマ
スク合せを示す頂部平面図である。
一部で、製造過程の中間工程にてそのデバイスを製造す
るのに用いられる幾つかのホトリソグラフィマスクのマ
スク合せを示す頂部平面図である。
【図２３】本発明の第４実施例によるＭＯＳ技術パワー
デバイスの一部分の頂部平面図である。
デバイスの一部分の頂部平面図である。
【図２４】図２３のXXIV-XIV線上での断面図である。
【図２５】図２３のXXV-XXV 線上での断面図である。
【図２６】図２３に示したＭＯＳ技術ゲートパワーデバ
イスの一部で、製造過程の中間工程にてそのデバイスを
製造するのに用いられる幾つかのホトリソグラフィマス
クのマスク合せを示す頂部平面図である。
イスの一部で、製造過程の中間工程にてそのデバイスを
製造するのに用いられる幾つかのホトリソグラフィマス
クのマスク合せを示す頂部平面図である。
【図２７】本発明の第５実施例によるＭＯＳ技術パワー
デバイスの一部分の頂部平面図である。
デバイスの一部分の頂部平面図である。
【図２８】図２７のXXVIII-XXVIII 線上での断面図であ
る。
る。
【図２９】図２７のＭＯＳ技術パワーデバイスの一部
で、製造過程の中間工程にてそのデバイスを製造するの
に用いられる幾つかのホトリソグラフィマスクのマスク
合せを示す頂部平面図である。
で、製造過程の中間工程にてそのデバイスを製造するの
に用いられる幾つかのホトリソグラフィマスクのマスク
合せを示す頂部平面図である。
１ 基板 ２ エピタキシャル層 ３ 本体領域（本体ストライプ） ７ 絶縁層（ゲート酸化物層） ８ 導電層（ポリシリコン層） ９ パッシベーション層 １２ 細長孔 １５ ホトレジスト層 ４０ 本体部分 ６０ ソース領域
フロントページの続き (71)出願人 591063888 コンソルツィオ ペル ラ リセルカ ス ーラ マイクロエレットロニカ ネル メ ッツォジオルノ ＣＯＮＳＯＲＺＩＯ ＰＥＲ ＬＡ ＲＩ ＣＥＲＣＡ ＳＵＬＬＡ ＭＩＣＲＯＥＬ ＥＴＴＲＯＮＩＣＡ ＮＥＬ ＭＥＺＺＯ ＧＩＯＲＮＯ イタリア国 カターニア 95121 カター ニアストラダーレ プリモソーレ 50 (72)発明者 フリシナ フェルッチオ イタリア国 カタニア 95030 サンタガ タ リ バッティアティ ヴィア トレ トーリ 11 (72)発明者 マグリ アンジェロ イタリア国 カタニア 95032 ベルパッ ソ ヴィア エッフェ カイローリ 28 ／ビー (72)発明者 フェーラ ジュセッペ イタリア国 95126 カタニア ヴィア アチカステロ 12
Claims (59)
- 【請求項１】 第１導電型の半導体材料層と、 前記半導体材料層を覆う導電性絶縁ゲート層であって、
前記半導体材料層上の第１絶縁材料層、該第１絶縁材料
層上の導電材料層及び該導電材料層上の第２絶縁材料層
を含む絶縁ゲート層と、 複数の基本機能ユニットであって、各ユニットが前記半
導体材料層内に形成された第２導電型の細長本体領域、 該細長本体領域上の前記絶縁ゲート層に形成された細長
窓、及び前記細長本体領域内に、第１導電型の不純物が
付与されてない本体部分と交互に位置する第１導電型の
ソース領域を具える複数の基本機能ユニットと、 前記絶縁ゲート層に形成された細長窓の各長さ方向エッ
ジに形成され、且つ前記本体領域上に位置する複数の絶
縁材料側壁スペーサと、 前記半導体材料層及び前記絶縁ゲート層上にあって各基
本機能ユニットの細長い窓を経て前記本体領域及びソー
ス領域と接触する金属層と、を具えることを特徴とする
ＭＯＳ技術パワーデバイス。 - 【請求項２】 前記第１絶縁材料層が酸化層であり、前
記導電材料層が多結晶シリコン層であり、前記第２絶縁
材料層がパッシベーション層であることを特徴とする請
求項１記載のＭＯＳ技術パワーデバイス。 - 【請求項３】 前記多結晶シリコン層は低抵抗率を有す
るようにドーパントがドープされていることを特徴とす
る請求項２記載のＭＯＳ技術パワーデバイス。 - 【請求項４】 前記絶縁ゲート層が、更に、前記多結晶
シリコン層と前記パッシベーション層との間に介挿され
たシリサイド層を具えていることを特徴とする請求項２
記載のＭＯＳ技術パワーデバイス。 - 【請求項５】 前記シリサイド層はコバルトシリサイド
層であることを特徴とする請求項４記載のＭＯＳ技術パ
ワーデバイス。 - 【請求項６】 各細長本体領域が高ドープ中心細長深部
本体領域と２つの低ドープ側部細長チャネル領域とを含
み、前記高ドープ中心細長深部本体領域が前記絶縁ゲー
ト層の細長窓の長さ方向エッジとほぼ整列する長さ方向
エッジを有していることを特徴とする請求項１記載のＭ
ＯＳ技術パワーデバイス。 - 【請求項７】 各ソース領域が、前記細長本体領域の長
さ方向において第１導電型のドーパントが付与されてな
い細長本体領域の本体部分と交互に位置して前記細長本
体領域の長さ方向に延在する第１導電型の複数のソース
部分を含むことを特徴とする請求項１記載のＭＯＳ技術
パワーデバイス。 - 【請求項８】 前記ソース部分の長さが前記本体部分長
さより大きいことを特徴とする請求項７記載のＭＯＳ技
術パワーデバイス。 - 【請求項９】 前記細長本体領域のソース部分及び本体
部分がそれぞれ隣接する基本機能ユニットの本体領域の
ソース部分及び本体部分と、前記細長本体領域の長さ方
向に対し横方向にほぼ整列していることを特徴とする請
求項８記載のＭＯＳ技術パワーデバイス。 - 【請求項１０】 前記本体領域のソース部分及び本体部
分が隣接する基本機能ユニットの本体領域内のソース部
分及び本体部分に対し長さ方向にシフトしていることを
特徴とする請求項８記載のＭＯＳ技術パワーデバイス。 - 【請求項１１】 前記ソース部分の長さが前記本体部分
の長さにほぼ等しいことを特徴とする請求項７記載のＭ
ＯＳ技術パワーデバイス。 - 【請求項１２】 前記細長本体領域のソース部分及び本
体部分がそれぞれ隣接する基本機能ユニットの本体領域
の本体部分及びソース部分と、前記細長本体領域の長さ
方向に対し横方向にほぼ整列していることを特徴とする
請求項１１記載のＭＯＳ技術パワーデバイス。 - 【請求項１３】 前記細長本体領域がそれぞれの長さ方
向エッジに沿って互いに融合した第１の細長ハーフスト
ライプと第２の細長ハーフストライプを具え、各ハーフ
ストライプが各ハーフストライプの長さ方向において第
１導電型のドーパントが付与されてないハーフストライ
プの本体部分と交互に位置する第１導電型の複数のソー
ス部分を含み、第１の細長ハーフストライプのソース部
分及び本体部分がそれぞれ第２のハーフストライプの本
体部分及びソース部分と長さ方向に対し横方向に整列し
ていることを請求項１記載のＭＯＳ技術パワーデバイ
ス。 - 【請求項１４】 各ハーフストライプ内のソース部分は
隣接する基本機能ユニットの本体領域の対応するハーフ
ストライプ内のソース部分と横方向にほぼ整列している
ことを請求項１３記載のＭＯＳ技術パワーデバイス。 - 【請求項１５】 前記細長本体領域がそれぞれの長さ方
向エッジに沿って互いに融合した第１の細長ハーフスト
ライプと第２の細長ハーフストライプを具え、第１の細
長ハーフストライプが前記細長本体領域の長さ方向にそ
のほぼ全長に亘って延在する第１導電型の細長ソース部
分を含み、第２の細長ハーフストライプが前記細長本体
領域の長さ方向にそのほぼ全長に亘って延在し、第１導
電型のドーパントを有していないことを請求項１記載の
ＭＯＳ技術パワーデバイス。 - 【請求項１６】 前記半導体材料層は半導体材料基板上
に重畳されていることを請求項１記載のＭＯＳ技術パワ
ーデバイス。 - 【請求項１７】 前記半導体材料層は低ドープ層であ
り、且つ前記半導体材料基板は高ドープ層であることを
請求項１６記載のＭＯＳ技術パワーデバイス。 - 【請求項１８】 前記半導体材料基板は第１導電型であ
ることを請求項１７記載のＭＯＳ技術パワーデバイス。 - 【請求項１９】 前記半導体材料基板は第２導電型であ
ることを請求項１７記載のＭＯＳ技術パワーデバイス。 - 【請求項２０】 第１導電型がＮ型であり、第２導電型
がＰ型であることを請求項１記載のＭＯＳ技術パワーデ
バイス。 - 【請求項２１】 第１導電型がＰ型であり、第２導電型
がＮ型であることを請求項１記載のＭＯＳ技術パワーデ
バイス。 - 【請求項２２】 ＭＯＳ技術パワーデバイスを製造する
に当たり、 第１導電型の半導体材料層上に第１絶縁材料層を形成す
るステップと、 前記第１絶縁材料層上に第１導電材料層形成するステッ
プと、 前記第２絶縁材料層及び前記第１導電材料層を選択的に
除去して長さ方向エッジを有する少なくとも一つの細長
窓を形成するステップと、 前記細長窓の下部の前記半導体材料層内に第２導電型の
本体領域を形成するステップと、 前記本体領域内に第１導電型のソース領域と、第１導電
型のドーパントが付与されてない本体領域の本体部分と
を形成するステップと、 前記細長窓の長さ方向エッジに沿って、前記半導体材料
層上に絶縁材料の側壁スペーサを形成するステップと、 前記第２絶縁材料層を覆い、前記細長窓を経て前記ソー
ス領域及び本体部分に接触する第２導電材料層を形成す
るステップと、を具えることを特徴とするＭＯＳ技術パ
ワーデバイスの製造方法。 - 【請求項２３】 前記本体領域を形成するステップは、
前記第２絶縁材料層をマスクとして用いて第２導電型の
ドーパントを前記第１細長窓を経て前記半導体材料層内
に導入するステップを含むことを特徴とする請求項２２
記載の方法。 - 【請求項２４】 前記本体領域を形成するステップは、 第２導電型のドーパントを、前記半導体材料層の表面か
ら所定の距離に第２導電型のドーパントのピーク濃度を
生じさせるのに十分な所定の高エネルギーで高ドーズに
注入するステップと、 前記半導体材料層内の第２導電型のドーパントを熱拡散
させ、高ドープ中心細長深部本体領域と２つの低ドープ
側部細長チャネル領域とを具え、前記細長深部本体領域
の長さ方向エッジが前記細長窓の長さ方向エッジとほぼ
整列した本体領域を形成するステップとを具えることを
特徴とする請求項２３記載の方法。 - 【請求項２５】 前記本体領域を形成するステップは、 前記第２絶縁材料層をマスクとして用い、第２導電型の
第１ドーパントを前記細長窓を経て、第１ドーパントの
ピーク濃度を前記半導体材料層のほぼ表面に生じさせる
のに好適な第１注入エネルギーで前記半導体材料内に注
入するステップと、 前記第２絶縁材料層をマスクとして用い、第２導電型の
第２ドーパントを前記細長窓を経て、第２ドーパントの
ピーク濃度を前記半導体材料層の表面から所定の距離に
生じさせるのに好適な第２注入エネルギーで前記半導体
材料内に注入するステップと、 前記半導体材料層内の第１ドーパント及び第２ドーパン
トを熱拡散させ、高ドープ中心細長深部本体領域と２つ
の低ドープ側部細長チャネル領域とを具え、前記細長深
部本体領域の長さ方向エッジが前記細長窓の長さ方向エ
ッジとほぼ整列した本体領域を形成するステップとを含
むことを特徴とする請求項２２記載の方法。 - 【請求項２６】 前記第１絶縁材料層は２酸化シリコン
層であり、前記第１導電材料層はドープ多結晶シリコン
層であり、且つ第２絶縁材料層はパッシベーション層で
あることを特徴とする請求項２２記載の方法。 - 【請求項２７】 前記第２絶縁材料層及び前記第１導電
材料層を選択的に除去して細長窓を形成するステップ
は、前記第２絶縁材料層及び第１導電材料層を選択的に
除去するのに使用するフォトリソグラフィ装置の光学解
像度限界にほぼ等しい幅を有する細長窓を形成すること
を特徴とする請求項２２記載の方法。 - 【請求項２８】 前記第１導電材料層はドープ多結晶シ
リコン層及びシリサイド層を具えることを特徴とする請
求項２２記載の方法。 - 【請求項２９】 前記シリサイド層はコバルトシリサイ
ド層であることを特徴とする請求項２８記載の方法。 - 【請求項３０】 前記細長窓を形成するステップは互い
にほぼ平行な複数の細長窓を形成し、且つ前記本体領域
を形成するステップは前記複数の細長窓の下部の前記半
導体材料層内に複数の第２導電型の本体領域を形成する
ことを特徴とする請求項２２記載の方法。 - 【請求項３１】 前記半導体材料層は高ドープ半導体基
板上にエピタキシャル成長した低ドープ層であることを
特徴とする請求項２２記載の方法。 - 【請求項３２】 前記半導体基板は第１導電型であるこ
とを特徴とする請求項３１記載の方法。 - 【請求項３３】 前記半導体基板は第２導電型であるこ
とを特徴とする請求項３１記載の方法。 - 【請求項３４】 第１導電型はＮ型であり、第２導電型
はＰ型であることを特徴とする請求項２２記載の方法。 - 【請求項３５】 第１導電型はＰ型であり、第２導電型
はＮ型であることを特徴とする請求項２２記載の方法。 - 【請求項３６】 第１導電型の半導体材料層と、 前記半導体材料層の表面に形成された複数の第２導電型
の本体領域と、 各本体領域の表面に形成された第１導電型のソース領域
と、 前記半導体材料層の表面上に設けられた絶縁ゲート層と
を具え、 前記絶縁ゲート層は各ソース領域及び各本体領域を露出
させる複数の細長窓を有し、これらの窓はこれらの窓を
形成するのに使用したフォトリソグラフィ装置の光学解
像度限界により制限された一つの寸法を有しており、且
つ前記絶縁ゲート層は、 前記半導体材料層の表面上に設けられた第１絶縁材料
層、 該第１絶縁材料層上に設けられた導電材料層、及び該導
電材料層上に設けられた第２絶縁材料層を含み、 更に、前記絶縁ゲート層の各細長窓の各エッジに設けら
れ、該エッジを封止する複数の側壁スペーサと、 前記絶縁ゲート層上に設けられ、且つ前記複数の窓を経
て前記複数の本体領域の各々及び前記複数のソース領域
の各々に接触する金属層とを具えることを特徴とするＭ
ＯＳゲート装置。 - 【請求項３７】 前記絶縁ゲート層は、前記多結晶シリ
コン層と前記パッシベーション層との間に介挿されたシ
リサイド層を更に具えていることを特徴とする請求項３
６記載のＭＯＳゲート装置。 - 【請求項３８】 各本体領域は細長本体領域であって、
内部にそれぞれソース領域が設けられた高ドープ中心細
長深部本体領域と、前記細長本体領域の側部に設けられ
た２つの低ドープ側部細長領域とを含み、該低ドープ側
部細長領域がＭＯＳゲート装置のチャネル領域を形成す
ることを特徴とする請求項３６記載のＭＯＳゲート装
置。 - 【請求項３９】 前記本体領域が細長領域であり、且つ
各ソース領域が、各細長本体領域の長さ方向に沿って各
細長本体領域の本体部分と交互に設けられた複数のソー
ス部分を含みむことを特徴とする請求項３６記載のＭＯ
Ｓゲート装置。 - 【請求項４０】 各ソース部分が第１の長さを有し、各
本体部分が第２の長さを有し、各ソース部分の第１の長
さが各本体部分の第２の長さより大きいことを特徴とす
る請求項３９記載のＭＯＳゲート装置。 - 【請求項４１】 一つの細長本体領域内の各ソース部分
が隣接する各本体領域内の各ソース部分と前記本体領域
の長さ方向に対し横方向にほぼ整列し、且つ該細長本体
領域内の各本体部分が隣接する各本体領域内の各本体部
分と横方向にほぼ整列していることを特徴とする請求項
４０記載のＭＯＳゲート装置。 - 【請求項４２】 一つの本体領域内の各ソース部分が隣
接する各本体領域内の各ソース部分に対し本体領域の長
さ方向にシフトし、且つ該本体領域内の各本体部分が隣
接する各本体領域内の各本体部分に対し長さ方向にシフ
トしていることを特徴とする請求項４０記載のＭＯＳゲ
ート装置。 - 【請求項４３】 各ソース部分が第１の長さを有し、各
本体部分が第２の長さを有し、各ソース部分の第１の長
さが各本体部分の第２の長さに等しいことを特徴とする
請求項３９記載のＭＯＳゲート装置。 - 【請求項４４】 一つの細長本体領域内の各ソース部分
が隣接する各本体領域内の各ソース部分と細長本体領域
の長さ方向に対し横方向にほぼ整列していることを特徴
とする請求項４３記載のＭＯＳゲート装置。 - 【請求項４５】 各本体領域が細長領域であり、且つ各
細長本体領域がそれぞれの長さ方向エッジに沿って互い
に融合した第１の細長ストライプと第２の細長ストライ
プを具え、第１の細長ストライプ及び第２の細長ストラ
イプの各々が第１の細長ストライプ及び第２の細長スト
ライプの長さ方向に延在する複数のソース部分及び複数
の本体部分を含み、第１の細長ストライプの各ソース部
分が第２の細長ストライプの各本体部分と横方向にほぼ
整列し、第１の細長ストライプの各本体部分が第２の細
長ストライプの各ソース部分と横方向にほぼ整列してい
ることを請求項３６記載のＭＯＳゲート装置。 - 【請求項４６】 各本体領域は長さ方向を有する細長領
域であり、且つ各ソース領域は前記細長本体領域内にそ
のほぼ全長に亘って設けられた細長領域であることを特
徴とする請求項３６記載のＭＯＳゲート装置。 - 【請求項４７】 ＭＯＳ技術パワーデバイスを製造する
に当たり、 高ドープ半導体基板上に設けられた第１導電型の半導体
材料層を含む半導体基板を準備するステップと、 前記半導体材料層の表面上に絶縁ゲート層を形成するス
テップと、第１絶縁材料層を形成するステップと、 前記絶縁ゲート層を選択的に除去して前記絶縁ゲート層
に複数の窓を形成し、各窓はこれらの窓を形成するにの
に使用するフォトリソグラフィの光学解像度限界によっ
てのみ制限される横方向寸法を有し、各窓の下部の半導
体材料層を露出させるステップと、 前記絶縁ゲート層の各窓を経て前記半導体材料層の表面
に第２導電型の各別の本体領域を形成するステップと、 各本体領域内に第１導電型のソース領域と形成するステ
ップと、 前記半導体材料層上の前記絶縁ゲート層の各窓の側方エ
ッジに沿って複数の側壁スペーサを形成するステップ
と、 前記絶縁ゲート層及び前記半導体絶縁層上に、前記絶縁
ゲート層の各窓を経て各本体領域及び各ソース領域に接
触する金属層を形成するステップと、を具えることを特
徴とするＭＯＳ技術パワーデバイスの製造方法。 - 【請求項４８】 前記ソース領域を形成するステップ
は、 半導体基板の表面上にフォトレジスト層を堆積するステ
ップと、 半導体基板をフォトリソグラフィマスクを経てエネルギ
ー源に選択的にさらすステップと、 前記フォトレジスト層を半導体基板の表面から選択的に
除去して前記フォトレジスト層に窓を形成するステップ
と、 前記絶縁ゲート層の窓及び前記フォトレジストの窓を経
て第１導電型のドーパントを注入して各本体領域内にソ
ース領域を形成するステップとを含むことを特徴とする
請求項４７記載のＭＯＳゲート装置の製造方法。 - 【請求項４９】 前記本体領域を形成するステップは細
長本体領域を形成し、前記ソース領域を形成するステッ
プは、各細長本体領域の長さ方向に沿って、各細長本体
領域の複数の本体部分と交互に位置する各細長本体領域
内に複数のソース部分を形成することを特徴とする請求
項４８記載のＭＯＳゲート装置の製造方法。 - 【請求項５０】 前記ソース領域を形成するステップ
は、第１の長さを有する各ソース部分を形成するととも
に第２の長さを有する各本体部分を形成し、第１の長さ
が第２の長さより大きいことを特徴とする請求項４９記
載のＭＯＳゲート装置の製造方法。 - 【請求項５１】 前記ソース領域を形成するステップ
は、一つの細長本体領域内に各ソース部分を、隣接する
各細長本体領域内の各ソース部分と細長本体領域の長さ
方向に対し横方向にほぼ整列するように形成するととも
に、一つの細長本体領域内に各本体部分を、隣接する各
細長本体領域内の各本体部分と横方向にほぼ整列するよ
うに形成することを特徴とする特徴とする請求項５０記
載のＭＯＳゲート装置の製造方法。 - 【請求項５２】 前記ソース領域を形成するステップ
は、一つの細長本体領域内に各ソース部分を、隣接する
各細長本体領域内の各ソース部分に対し細長本体領域の
長さ方向にシフトするように形成するとともに、一つの
細長本体領域内に各本体部分を、隣接する各細長本体領
域内の各本体部分に対し細長本体領域の長さ方向にシフ
トするように形成することを特徴とする特徴とする請求
項５０記載のＭＯＳゲート装置の製造方法。 - 【請求項５３】 前記ソース領域を形成するステップ
は、第１の長さを有する各ソース部分を形成するととも
に第１の長さに等しい第２の長さを有する各本体部分を
形成することをことを特徴とする請求項４９記載のＭＯ
Ｓゲート装置の製造方法。 - 【請求項５４】 前記ソース領域を形成するステップ
は、一つの細長本体領域内に各ソース部分を、隣接する
各細長本体領域内の各本体部分と細長本体領域の長さ方
向に対し横方向にほぼ整列するように形成するととも
に、一つの細長本体領域内に各本体部分を、隣接する各
細長本体領域内の各ソース部分と横方向にほぼ整列する
ように形成することを特徴とする特徴とする請求項５３
記載のＭＯＳゲート装置の製造方法。 - 【請求項５５】 前記各本体領域を形成するステップは
前記半導体材料層内に細長本体領域を形成し、且つ前記
本体領域内にソース領域を形成するステップは、前記本
体領域のほぼ全長に亘って長さ方向に沿って複数の本体
部分と交互に位置する複数のソース部分を含む第１の細
長ストライプを形成するとともに、 長さ方向エッジが前記第１の細長ストライプの長さ方向
エッジと融合され、且つその長さ方向に沿って複数のソ
ース部分と交互に位置する複数の本体部分を含む第２の
細長ストライプを、第１細長ストライプの各ソース部分
が第２細長ストライプの各本体部分と長さ方向に対し横
方向にほぼ整列するとともに第１細長ストライプの各本
体部分が第２細長ストライプの各ソース部分と横方向に
ほぼ整列するように形成することを特徴とする請求項４
８記載のＭＯＳゲート装置の製造方法。 - 【請求項５６】 前記本体領域を形成するステップは細
長本体領域を形成し、且つ前記ソース領域を形成するス
テップは前記細長本体領域のほぼ全長に亘り細長ソース
領域を形成することを特徴とする請求項４８記載のＭＯ
Ｓゲート装置の製造方法。 - 【請求項５７】 前記本体領域を形成するステップは、
前記絶縁ゲート層をマスクとして用いて、第２導電型の
ドーパントを前記の各窓を経て前記半導体材料層内に選
択的に導入するステップを含むことを特徴とする請求項
４７記載のＭＯＳゲート装置の製造方法。 - 【請求項５８】 前記本体領域を形成するステップは、 第２導電型のドーパントを、前記半導体材料層の表面か
ら所定の距離に第２導電型のドーパントのピーク濃度を
生じさせるのに十分な所定の高エネルギーで高ドーズに
注入し、 前記半導体材料層内の第２導電型のドーパントを熱拡散
させ、高ドープ中心細長深部本体領域と２つの低ドープ
側部細長チャネル領域とを具え、前記細長深部本体領域
の長さ方向エッジが前記細長窓の長さ方向エッジとほぼ
整列した細長本体領域を形成するステップを含むことを
特徴とする請求項５７記載のＭＯＳゲート装置の製造方
法。 - 【請求項５９】 前記本体領域を形成するステップは、 前記絶縁ゲート層をマスクとして用い、第２導電型の第
１ドーパントを前記の各窓を経て前記半導体材料内に、
第１ドーパントのピーク濃度を前記半導体材料層のほぼ
表面に生じさせるのに好適な第１注入エネルギーで注入
し、 前記絶縁ゲート層をマスクとして用い、第２導電型の第
２ドーパントを前記の各窓を経て前記半導体材料内に、
第２ドーパントのピーク濃度を前記半導体材料層の表面
から所定の距離に生じさせるのに好適な第２注入エネル
ギーで、前記第１注入ドーズより高いドーズに注入し、 前記半導体材料層内の第２導電型のドーパントを熱拡散
させ、高ドープ中心細長深部本体領域と２つの低ドープ
側部細長チャネル領域とを具え、前記細長深部本体領域
の長さ方向エッジが前記細長窓の長さ方向エッジとほぼ
整列した本体領域を形成するステップを含むことを特徴
とする請求項４７記載のＭＯＳゲート装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| EP95830454A EP0772242B1 (en) | 1995-10-30 | 1995-10-30 | Single feature size MOS technology power device |
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Family
ID=8222039
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- 1996-10-29 US US08/739,466 patent/US6064087A/en not_active Expired - Lifetime
- 1996-10-29 US US08/739,465 patent/US5981998A/en not_active Expired - Lifetime
- 1996-10-30 JP JP8288729A patent/JPH09298301A/ja active Pending
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- 1997-09-18 US US08/933,505 patent/US5985721A/en not_active Expired - Lifetime
- 1997-10-15 US US08/951,081 patent/US5981343A/en not_active Expired - Lifetime
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- 1999-10-26 US US09/427,236 patent/US6566690B2/en not_active Expired - Lifetime
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|---|---|
| EP0772242A1 (en) | 1997-05-07 |
| US5981998A (en) | 1999-11-09 |
| US5981343A (en) | 1999-11-09 |
| US5985721A (en) | 1999-11-16 |
| US20010011722A1 (en) | 2001-08-09 |
| EP0772242B1 (en) | 2006-04-05 |
| US20010012663A1 (en) | 2001-08-09 |
| US6064087A (en) | 2000-05-16 |
| DE69534919D1 (de) | 2006-05-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
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