JPH0684958A - ＩｎＰ系電界効果型半導体装置 - Google Patents
ＩｎＰ系電界効果型半導体装置Info
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- JPH0684958A JPH0684958A JP23677092A JP23677092A JPH0684958A JP H0684958 A JPH0684958 A JP H0684958A JP 23677092 A JP23677092 A JP 23677092A JP 23677092 A JP23677092 A JP 23677092A JP H0684958 A JPH0684958 A JP H0684958A
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Abstract
(57)【要約】
【目的】 ＩｎＰ系電界効果型半導体装置に関し、特性
の経時劣化を抑制した高速動作可能なＩｎＰ系電界効果
型半導体装置を提供する。 【構成】 ＩｎＰ基板１の上に、ＩｎＡｌＡｓ層、Ｉｎ
ＧａＡｓ層５，７等のＩｎを含む化合物半導体層を有
し、最上層、あるいは、ゲート電極９が形成されゲート
電極９の周囲に露出する、これらのＩｎを含む化合物半
導体層５，７の上にＧａＡｓ保護層６，８を形成して、
Ｉｎを含む化合物半導体層５，７に酸化層等の表面変成
層が形成されるのを防ぐ。この場合、このＧａＡｓ保護
層６，８を薄くして隣接する半導体結晶内に転位が導入
されないようにする。また、ＧａＡｓ保護層６，８およ
びこれに隣接する半導体層の格子定数と膜厚を調節し、
応力のバランスをとることによって半導体結晶内に転位
が導入されないようにする。転位が導入されても特性上
支障が生じない場合はＧａＡｓ保護層の厚さを制限する
必要はない。
の経時劣化を抑制した高速動作可能なＩｎＰ系電界効果
型半導体装置を提供する。 【構成】 ＩｎＰ基板１の上に、ＩｎＡｌＡｓ層、Ｉｎ
ＧａＡｓ層５，７等のＩｎを含む化合物半導体層を有
し、最上層、あるいは、ゲート電極９が形成されゲート
電極９の周囲に露出する、これらのＩｎを含む化合物半
導体層５，７の上にＧａＡｓ保護層６，８を形成して、
Ｉｎを含む化合物半導体層５，７に酸化層等の表面変成
層が形成されるのを防ぐ。この場合、このＧａＡｓ保護
層６，８を薄くして隣接する半導体結晶内に転位が導入
されないようにする。また、ＧａＡｓ保護層６，８およ
びこれに隣接する半導体層の格子定数と膜厚を調節し、
応力のバランスをとることによって半導体結晶内に転位
が導入されないようにする。転位が導入されても特性上
支障が生じない場合はＧａＡｓ保護層の厚さを制限する
必要はない。
Description
【０００１】
【産業上の利用分野】本発明は、ＩｎＰ系電界効果型半
導体装置に関するものである。
導体装置に関するものである。
【０００２】
【従来の技術】近年、ＧａＡｓ基板の上にＡｌＧａＡｓ
／ＧａＡｓ構造を形成したＨＥＭＴ等の電界効果型半導
体装置に代わって、高速性に優れているＩｎＰ基板の上
にＩｎＡｌＡｓ／ＩｎＧａＡｓ構造を形成したＨＥＭＴ
等のＩｎＰ系電界効果型半導体装置の研究が盛んであ
る。
／ＧａＡｓ構造を形成したＨＥＭＴ等の電界効果型半導
体装置に代わって、高速性に優れているＩｎＰ基板の上
にＩｎＡｌＡｓ／ＩｎＧａＡｓ構造を形成したＨＥＭＴ
等のＩｎＰ系電界効果型半導体装置の研究が盛んであ
る。
【０００３】しかしながら、それらの半導体装置の表面
にＩｎＡｌＡｓ等の半導体材料が露出する場合には、そ
の製造中あるいは使用中に曝される雰囲気によって、Ｉ
ｎＡｌＡｓ等の半導体材料層の表面にＩｎ2 Ｏ3 やＡｌ
2 Ｏ3 等の酸化膜あるいは他の変成層が形成されて、ゲ
ートリーク電流の増大やゲート耐圧の低下等の経時劣化
あるいは経年劣化が生じる現象が見られる。
にＩｎＡｌＡｓ等の半導体材料が露出する場合には、そ
の製造中あるいは使用中に曝される雰囲気によって、Ｉ
ｎＡｌＡｓ等の半導体材料層の表面にＩｎ2 Ｏ3 やＡｌ
2 Ｏ3 等の酸化膜あるいは他の変成層が形成されて、ゲ
ートリーク電流の増大やゲート耐圧の低下等の経時劣化
あるいは経年劣化が生じる現象が見られる。
【０００４】
【発明が解決しようとする課題】それにもかかわらず、
従来、上記のようなＩｎＰ基板上にＩｎＡｌＡｓ／Ｉｎ
ＧａＡｓ構造を形成したＨＥＭＴ等の半導体装置の特性
の劣化を防ぐための効果的な方法は発見されていない。
本発明は、特性の経時劣化を抑制したＩｎＰ基板上にＩ
ｎＡｌＡｓ／ＩｎＧａＡｓ構造を形成したＨＥＭＴ等の
ＩｎＰ系電界効果型半導体装置を提供することを目的と
する。
従来、上記のようなＩｎＰ基板上にＩｎＡｌＡｓ／Ｉｎ
ＧａＡｓ構造を形成したＨＥＭＴ等の半導体装置の特性
の劣化を防ぐための効果的な方法は発見されていない。
本発明は、特性の経時劣化を抑制したＩｎＰ基板上にＩ
ｎＡｌＡｓ／ＩｎＧａＡｓ構造を形成したＨＥＭＴ等の
ＩｎＰ系電界効果型半導体装置を提供することを目的と
する。
【０００５】
【課題を解決するための手段】本発明にかかるＩｎＰ系
電界効果型半導体装置においては上記の課題を解決する
ために、ＩｎＰ基板上に、ＩｎＡｌＡｓ層、ＩｎＧａＡ
ｓ層等のＩｎを含む化合物半導体層を有し、最上層ある
いはゲート電極が形成される該Ｉｎを含む半導体層の上
にＧａＡｓ保護層を形成して、該Ｉｎを含む半導体層に
表面変成層の形成をほぼ完全に抑制する構成を採用し
た。
電界効果型半導体装置においては上記の課題を解決する
ために、ＩｎＰ基板上に、ＩｎＡｌＡｓ層、ＩｎＧａＡ
ｓ層等のＩｎを含む化合物半導体層を有し、最上層ある
いはゲート電極が形成される該Ｉｎを含む半導体層の上
にＧａＡｓ保護層を形成して、該Ｉｎを含む半導体層に
表面変成層の形成をほぼ完全に抑制する構成を採用し
た。
【０００６】この場合、ＧａＡｓ保護層の膜厚が、隣接
する半導体結晶内に転位を導入しない程度に薄い構成を
採用することができる。
する半導体結晶内に転位を導入しない程度に薄い構成を
採用することができる。
【０００７】またこの場合、表面側からＧａＡｓ層／Ｉ
ｎＧａＡｓ層／ＧａＡｓ層からなる積層構造を設け、該
ＩｎＧａＡｓ層が、ＩｎＰの格子定数より大きくなる組
成を有し、かつ、全体として、半導体結晶内に転位が導
入されないように応力のバランスが保たれている構成を
採用することができる。
ｎＧａＡｓ層／ＧａＡｓ層からなる積層構造を設け、該
ＩｎＧａＡｓ層が、ＩｎＰの格子定数より大きくなる組
成を有し、かつ、全体として、半導体結晶内に転位が導
入されないように応力のバランスが保たれている構成を
採用することができる。
【０００８】また、この場合、表面側に形成されたＧａ
Ａｓ層／ＩｎＧａＡｓ層／ＧａＡｓ層からなる積層構造
の各層の膜厚に制限がなく、半導体結晶内に転位が導入
されている構成を採用することができる。
Ａｓ層／ＩｎＧａＡｓ層／ＧａＡｓ層からなる積層構造
の各層の膜厚に制限がなく、半導体結晶内に転位が導入
されている構成を採用することができる。
【０００９】
【作用】本発明のように、ＩｎＰ基板の上にＩｎＡｌＡ
ｓ／ＩｎＧａＡｓ構造を形成したＨＥＭＴ等の半導体装
置において、その露出面のＩｎＡｌＡｓ層、ＩｎＧａＡ
ｓ層等のＩｎを含む半導体層の上に、これらの半導体材
料とは格子定数が異なるが、変成層を生じにくいＧａＡ
ｓ保護層を形成すると、従来問題になっていたゲート耐
圧の低下やリーク電流の増大等の特性の経時劣化を防止
し信頼性の高い高性能の電界効果型半導体装置を実現す
ることができる。
ｓ／ＩｎＧａＡｓ構造を形成したＨＥＭＴ等の半導体装
置において、その露出面のＩｎＡｌＡｓ層、ＩｎＧａＡ
ｓ層等のＩｎを含む半導体層の上に、これらの半導体材
料とは格子定数が異なるが、変成層を生じにくいＧａＡ
ｓ保護層を形成すると、従来問題になっていたゲート耐
圧の低下やリーク電流の増大等の特性の経時劣化を防止
し信頼性の高い高性能の電界効果型半導体装置を実現す
ることができる。
【００１０】この場合、ＧａＡｓ保護層を２０Å程度よ
り薄くすると、これに隣接する半導体結晶層に結晶転位
が導入されるのを防ぐことができるが、結晶転位が導入
されても装置の特性に支障を生じないオーミック領域等
においては、ＧａＡｓ保護層の厚さを限定する必要はな
くなる。
り薄くすると、これに隣接する半導体結晶層に結晶転位
が導入されるのを防ぐことができるが、結晶転位が導入
されても装置の特性に支障を生じないオーミック領域等
においては、ＧａＡｓ保護層の厚さを限定する必要はな
くなる。
【００１１】
【実施例】以下、本発明の実施例を説明する。 （第１実施例）図１は、第１実施例のＩｎＰ系ＨＥＭＴ
の構成説明図である。この図において、１はＩｎＰ基
板、２はｉ−ＩｎＡｌＡｓバッファ層、３はｉ−ＩｎＧ
ａＡｓチャネル層、４は２次元電子ガス、５はｎ−Ｉｎ
ＡｌＡｓ電子供給層、６はｎ（又はｉ）−ＧａＡｓ保護
層、７はｎ−ＩｎＧａＡｓオーミック層、８はｎ（また
はｉ）−ＧａＡｓ保護層、９はゲート電極、１０はソー
ス電極、１１はドレイン電極、１２はＨＥＭＴ領域、１
３はオーミック領域である。
の構成説明図である。この図において、１はＩｎＰ基
板、２はｉ−ＩｎＡｌＡｓバッファ層、３はｉ−ＩｎＧ
ａＡｓチャネル層、４は２次元電子ガス、５はｎ−Ｉｎ
ＡｌＡｓ電子供給層、６はｎ（又はｉ）−ＧａＡｓ保護
層、７はｎ−ＩｎＧａＡｓオーミック層、８はｎ（また
はｉ）−ＧａＡｓ保護層、９はゲート電極、１０はソー
ス電極、１１はドレイン電極、１２はＨＥＭＴ領域、１
３はオーミック領域である。
【００１２】この実施例のＩｎＰ系ＨＥＭＴにおいて
は、ＩｎＰ基板１の上に、厚さ３０００Åのｉ−ＩｎＡ
ｌＡｓバッファ層２、厚さ５００Åのｉ−ＩｎＧａＡｓ
チャネル層３、厚さ５００Åのｎ−ＩｎＡｌＡｓ電子供
給層５を成長してＨＥＭＴ領域１２を形成し、その上
に、厚さ１５Åのｎ（又はｉ）−ＧａＡｓ保護層６、厚
さが５００Å、不純物濃度が２×１０18ｃｍ-3でＩｎＰ
基板と格子整合したｎ−ＩｎＧａＡｓオーミック層７、
厚さ２０Åのｎ（またはｉ）−ＧａＡｓ保護層８を成長
してオーミック領域１３を形成し、このオーミック領域
１３の中央部の、ｎ（またはｉ）−ＧａＡｓ保護層８、
ｎ−ＩｎＧａＡｓオーミック層７を帯状にエッチングし
て除去し、露出した、ｎ（又はｉ）−ＧａＡｓ保護層６
の上にゲート電極９を形成し、２分されたｎ（または
ｉ）−ＧａＡｓ保護層８の上に、ソース電極１０とドレ
イン電極１１が形成されている。
は、ＩｎＰ基板１の上に、厚さ３０００Åのｉ−ＩｎＡ
ｌＡｓバッファ層２、厚さ５００Åのｉ−ＩｎＧａＡｓ
チャネル層３、厚さ５００Åのｎ−ＩｎＡｌＡｓ電子供
給層５を成長してＨＥＭＴ領域１２を形成し、その上
に、厚さ１５Åのｎ（又はｉ）−ＧａＡｓ保護層６、厚
さが５００Å、不純物濃度が２×１０18ｃｍ-3でＩｎＰ
基板と格子整合したｎ−ＩｎＧａＡｓオーミック層７、
厚さ２０Åのｎ（またはｉ）−ＧａＡｓ保護層８を成長
してオーミック領域１３を形成し、このオーミック領域
１３の中央部の、ｎ（またはｉ）−ＧａＡｓ保護層８、
ｎ−ＩｎＧａＡｓオーミック層７を帯状にエッチングし
て除去し、露出した、ｎ（又はｉ）−ＧａＡｓ保護層６
の上にゲート電極９を形成し、２分されたｎ（または
ｉ）−ＧａＡｓ保護層８の上に、ソース電極１０とドレ
イン電極１１が形成されている。
【００１３】なお、ｉ−ＩｎＧａＡｓチャネル層３に
は、ｎ−ＩｎＡｌＡｓ電子供給層５によって２次元電子
ガス４が形成される。また、ｉ−ＩｎＡｌＡｓバッファ
層２、ｉ−ＩｎＧａＡｓチャネル層３、ｎ−ＩｎＡｌＡ
ｓ電子供給層５からなるＨＥＭＴ領域１２としては、種
々の変形態様が考えられる。
は、ｎ−ＩｎＡｌＡｓ電子供給層５によって２次元電子
ガス４が形成される。また、ｉ−ＩｎＡｌＡｓバッファ
層２、ｉ−ＩｎＧａＡｓチャネル層３、ｎ−ＩｎＡｌＡ
ｓ電子供給層５からなるＨＥＭＴ領域１２としては、種
々の変形態様が考えられる。
【００１４】このＩｎＰ系ＨＥＭＴにおいては、ｎ−Ｉ
ｎＡｌＡｓ電子供給層５によってｉ−ＩｎＧａＡｓチャ
ネル層３に形成された２次元電子ガス４中の電子が、ゲ
ート電極９の電位によって制御されて、ソース電極１０
とドレイン電極１１の間を高速で移動することによって
増幅作用、あるいは、スイッチング作用を生じる。
ｎＡｌＡｓ電子供給層５によってｉ−ＩｎＧａＡｓチャ
ネル層３に形成された２次元電子ガス４中の電子が、ゲ
ート電極９の電位によって制御されて、ソース電極１０
とドレイン電極１１の間を高速で移動することによって
増幅作用、あるいは、スイッチング作用を生じる。
【００１５】この実施例においては、本来ならば最上層
となるｎ−ＩｎＧｌＡｓ層７の表面には、ｎ（または
ｉ）−ＧａＡｓ保護層８が形成され、また、本来ならば
ゲート電極９の下にあり、ゲート電極９の周囲に露出す
るｎ−ＩｎＡｌＡｓ電子供給層５の表面にｎ（又はｉ）
−ＧａＡｓ保護層６が形成されている。
となるｎ−ＩｎＧｌＡｓ層７の表面には、ｎ（または
ｉ）−ＧａＡｓ保護層８が形成され、また、本来ならば
ゲート電極９の下にあり、ゲート電極９の周囲に露出す
るｎ−ＩｎＡｌＡｓ電子供給層５の表面にｎ（又はｉ）
−ＧａＡｓ保護層６が形成されている。
【００１６】このように、変成層を形成しやすいｎ−Ｉ
ｎＧｌＡｓ層７とｎ−ＩｎＡｌＡｓ電子供給層５が、ｎ
（またはｉ）−ＧａＡｓ保護層８、ｎ（又はｉ）−Ｇａ
Ａｓ保護層６によって外部雰囲気と遮断され、これらの
層の表面への変成層の形成が抑制され、ゲート耐圧の低
下等の特性劣化が低減される。
ｎＧｌＡｓ層７とｎ−ＩｎＡｌＡｓ電子供給層５が、ｎ
（またはｉ）−ＧａＡｓ保護層８、ｎ（又はｉ）−Ｇａ
Ａｓ保護層６によって外部雰囲気と遮断され、これらの
層の表面への変成層の形成が抑制され、ゲート耐圧の低
下等の特性劣化が低減される。
【００１７】そしてこの実施例においては、ｎ−ＩｎＧ
ａＡｓオーミック層７がＩｎＰ基板と格子整合してお
り、その両側に隣接する格子定数が異なるｎ（又はｉ）
−ＧａＡｓ保護層６の厚さが１５Å、ｎ（またはｉ）−
ＧａＡｓ保護層８の厚さが２０Åと薄いため、歪みが吸
収されてｎ−ＩｎＧａＡｓオーミック層７やｎ−ＩｎＡ
ｌＡｓ電子供給層５に転位が導入されることがない。
ａＡｓオーミック層７がＩｎＰ基板と格子整合してお
り、その両側に隣接する格子定数が異なるｎ（又はｉ）
−ＧａＡｓ保護層６の厚さが１５Å、ｎ（またはｉ）−
ＧａＡｓ保護層８の厚さが２０Åと薄いため、歪みが吸
収されてｎ−ＩｎＧａＡｓオーミック層７やｎ−ＩｎＡ
ｌＡｓ電子供給層５に転位が導入されることがない。
【００１８】（第２実施例）図２は、第２実施例のＩｎ
Ｐ系ＨＥＭＴの構成説明図である。この図において、２
１はＩｎＰ基板、２２はｉ−ＩｎＡｌＡｓバッファ層、
２３はｉ−ＩｎＧａＡｓチャネル層、２４は２次元電子
ガス、２５はｎ−ＩｎＡｌＡｓ電子供給層、２６はｎ
（又はｉ）−ＧａＡｓ保護層、２７はｎ−ＩｎＧａＡｓ
オーミック層、２８はｎ（またはｉ）−ＧａＡｓ保護
層、２９はゲート電極、３０はソース電極、３１はドレ
イン電極、３２はＨＥＭＴ領域、３３はオーミック領域
である。
Ｐ系ＨＥＭＴの構成説明図である。この図において、２
１はＩｎＰ基板、２２はｉ−ＩｎＡｌＡｓバッファ層、
２３はｉ−ＩｎＧａＡｓチャネル層、２４は２次元電子
ガス、２５はｎ−ＩｎＡｌＡｓ電子供給層、２６はｎ
（又はｉ）−ＧａＡｓ保護層、２７はｎ−ＩｎＧａＡｓ
オーミック層、２８はｎ（またはｉ）−ＧａＡｓ保護
層、２９はゲート電極、３０はソース電極、３１はドレ
イン電極、３２はＨＥＭＴ領域、３３はオーミック領域
である。
【００１９】この実施例のＩｎＰ系ＨＥＭＴにおいて
は、ＩｎＰ基板２１の上に、ｉ−ＩｎＡｌＡｓバッファ
層２２、ｉ−ＩｎＧａＡｓチャネル層２３、ｎ−ＩｎＡ
ｌＡｓ電子供給層２５を成長してＨＥＭＴ領域３２を形
成し、その上に、厚さ２０Åのｎ（又はｉ）−ＧａＡｓ
保護層２６、厚さが１００Å、不純物濃度が３×１０18
ｃｍ-3でＩｎＡｓのモル比が０．７５のｎ−ＩｎＧａＡ
ｓオーミック層２７、厚さが２０Åのｎ（またはｉ）−
ＧａＡｓ保護層２８を成長してオーミック領域３３を形
成し、このオーミック領域３３の中央部の、ｎ（または
ｉ）−ＧａＡｓ保護層２８、ｎ−ＩｎＧａＡｓオーミッ
ク層２７を帯状にエッチングして除去し、露出した、ｎ
（又はｉ）−ＧａＡｓ保護層２６の上にゲート電極２９
を形成し、２分されたｎ（またはｉ）−ＧａＡｓ保護層
２８の上に、ソース電極３０とドレイン電極３１が形成
されている。
は、ＩｎＰ基板２１の上に、ｉ−ＩｎＡｌＡｓバッファ
層２２、ｉ−ＩｎＧａＡｓチャネル層２３、ｎ−ＩｎＡ
ｌＡｓ電子供給層２５を成長してＨＥＭＴ領域３２を形
成し、その上に、厚さ２０Åのｎ（又はｉ）−ＧａＡｓ
保護層２６、厚さが１００Å、不純物濃度が３×１０18
ｃｍ-3でＩｎＡｓのモル比が０．７５のｎ−ＩｎＧａＡ
ｓオーミック層２７、厚さが２０Åのｎ（またはｉ）−
ＧａＡｓ保護層２８を成長してオーミック領域３３を形
成し、このオーミック領域３３の中央部の、ｎ（または
ｉ）−ＧａＡｓ保護層２８、ｎ−ＩｎＧａＡｓオーミッ
ク層２７を帯状にエッチングして除去し、露出した、ｎ
（又はｉ）−ＧａＡｓ保護層２６の上にゲート電極２９
を形成し、２分されたｎ（またはｉ）−ＧａＡｓ保護層
２８の上に、ソース電極３０とドレイン電極３１が形成
されている。
【００２０】なお、ｉ−ＩｎＧａＡｓチャネル層２３に
は、ｎ−ＩｎＡｌＡｓ電子供給層２５によって２次元電
子ガス２４が形成され、２次元電子ガス２４中の電子
が、ゲート電極２９の電位によって制御され、ソース電
極３０とドレイン電極３１の間を移動することによって
増幅作用、あるいは、スイッチング作用を生じる。
は、ｎ−ＩｎＡｌＡｓ電子供給層２５によって２次元電
子ガス２４が形成され、２次元電子ガス２４中の電子
が、ゲート電極２９の電位によって制御され、ソース電
極３０とドレイン電極３１の間を移動することによって
増幅作用、あるいは、スイッチング作用を生じる。
【００２１】また、ｉ−ＩｎＡｌＡｓバッファ層２２、
ｉ−ＩｎＧａＡｓチャネル層２３、ｎ−ＩｎＡｌＡｓ電
子供給層２５からなるＨＥＭＴ領域３２としては、種々
の変形態様が考えられる。
ｉ−ＩｎＧａＡｓチャネル層２３、ｎ−ＩｎＡｌＡｓ電
子供給層２５からなるＨＥＭＴ領域３２としては、種々
の変形態様が考えられる。
【００２２】この実施例においては、本来ならば最上層
となるｎ−ＩｎＧｌＡｓ層２７の表面には、ｎ（または
ｉ）−ＧａＡｓ保護層２８が形成され、また、本来なら
ばゲート電極２９の下にあり、ゲート電極２９の周囲に
露出するｎ−ＩｎＡｌＡｓ電子供給層２５の表面にｎ
（又はｉ）−ＧａＡｓ保護層２６が形成されて、外部雰
囲気と遮断されているため、これらの層の表面への変成
層の形成が抑制され、ゲート耐圧の低下等の特性劣化が
低減される。
となるｎ−ＩｎＧｌＡｓ層２７の表面には、ｎ（または
ｉ）−ＧａＡｓ保護層２８が形成され、また、本来なら
ばゲート電極２９の下にあり、ゲート電極２９の周囲に
露出するｎ−ＩｎＡｌＡｓ電子供給層２５の表面にｎ
（又はｉ）−ＧａＡｓ保護層２６が形成されて、外部雰
囲気と遮断されているため、これらの層の表面への変成
層の形成が抑制され、ゲート耐圧の低下等の特性劣化が
低減される。
【００２３】そして、この実施例においては、ｎ−Ｉｎ
ＧｌＡｓ層２７の格子定数がＩｎＰ基板２１の格子定数
より大きいが、その両側に隣接するｎ（またはｉ）−Ｇ
ａＡｓ保護層２８の厚さを２０Åとし、ｎ（又はｉ）−
ＧａＡｓ保護層２６の厚さを２０Åとしているため、応
力がバランスし、隣接する結晶層中に転位が生じるのを
抑制することができる。
ＧｌＡｓ層２７の格子定数がＩｎＰ基板２１の格子定数
より大きいが、その両側に隣接するｎ（またはｉ）−Ｇ
ａＡｓ保護層２８の厚さを２０Åとし、ｎ（又はｉ）−
ＧａＡｓ保護層２６の厚さを２０Åとしているため、応
力がバランスし、隣接する結晶層中に転位が生じるのを
抑制することができる。
【００２４】（第３実施例）図３は、第３実施例のＩｎ
Ｐ系ＨＥＭＴの構成説明図である。この図において、４
１はＩｎＰ基板、４２はｉ−ＩｎＡｌＡｓバッファ層、
４３はｉ−ＩｎＧａＡｓチャネル層、４４は２次元電子
ガス、４５はｎ−ＩｎＡｌＡｓ電子供給層、４６はｎ
（又はｉ）−ＧａＡｓ保護層、４７はｎ−ＩｎＡｌＡｓ
層、４８はｎ−ＩｎＧａＡｓオーミック保護層、４９は
ｎ（またはｉ）−ＧａＡｓ層、５０はゲート電極、５１
はソース電極、５２はドレイン電極、５３はＨＥＭＴ領
域、５４はオーミック領域である。
Ｐ系ＨＥＭＴの構成説明図である。この図において、４
１はＩｎＰ基板、４２はｉ−ＩｎＡｌＡｓバッファ層、
４３はｉ−ＩｎＧａＡｓチャネル層、４４は２次元電子
ガス、４５はｎ−ＩｎＡｌＡｓ電子供給層、４６はｎ
（又はｉ）−ＧａＡｓ保護層、４７はｎ−ＩｎＡｌＡｓ
層、４８はｎ−ＩｎＧａＡｓオーミック保護層、４９は
ｎ（またはｉ）−ＧａＡｓ層、５０はゲート電極、５１
はソース電極、５２はドレイン電極、５３はＨＥＭＴ領
域、５４はオーミック領域である。
【００２５】この実施例のＩｎＰ系ＨＥＭＴにおいて
は、ＩｎＰ基板４１の上に、ｉ−ＩｎＡｌＡｓバッファ
層４２、ｉ−ＩｎＧａＡｓチャネル層４３、ｎ−ＩｎＡ
ｌＡｓ電子供給層４５を成長してＨＥＭＴ領域５３を形
成し、その上に、厚さ２０Åのｎ（又はｉ）−ＧａＡｓ
保護層４６、厚さが３０ÅのＩｎＰ基板４１と格子整合
するｎ−ＩｎＡｌＡｓ層４７、厚さが１００Å、不純物
濃度が３×１０18ｃｍ-3でＩｎＡｓのモル比が０．７５
でＩｎＰ基板４１より格子定数が大きいｎ−ＩｎＧａＡ
ｓオーミック層４８、厚さが２０Åのｎ（またはｉ）−
ＧａＡｓ保護層４９を成長してオーミック領域５４を形
成し、このオーミック領域５４の中央部の、ｎ（または
ｉ）−ＧａＡｓ保護層４９、ｎ−ＩｎＧａＡｓオーミッ
ク層４８、ｎ−ＩｎＡｌＡｓ層４７を帯状にエッチング
して除去し、露出したｎ（又はｉ）−ＧａＡｓ保護層４
６の上にゲート電極５０を形成し、２分されたｎ（また
はｉ）−ＧａＡｓ保護層４９の上に、ソース電極５１と
ドレイン電極５２が形成されている。
は、ＩｎＰ基板４１の上に、ｉ−ＩｎＡｌＡｓバッファ
層４２、ｉ−ＩｎＧａＡｓチャネル層４３、ｎ−ＩｎＡ
ｌＡｓ電子供給層４５を成長してＨＥＭＴ領域５３を形
成し、その上に、厚さ２０Åのｎ（又はｉ）−ＧａＡｓ
保護層４６、厚さが３０ÅのＩｎＰ基板４１と格子整合
するｎ−ＩｎＡｌＡｓ層４７、厚さが１００Å、不純物
濃度が３×１０18ｃｍ-3でＩｎＡｓのモル比が０．７５
でＩｎＰ基板４１より格子定数が大きいｎ−ＩｎＧａＡ
ｓオーミック層４８、厚さが２０Åのｎ（またはｉ）−
ＧａＡｓ保護層４９を成長してオーミック領域５４を形
成し、このオーミック領域５４の中央部の、ｎ（または
ｉ）−ＧａＡｓ保護層４９、ｎ−ＩｎＧａＡｓオーミッ
ク層４８、ｎ−ＩｎＡｌＡｓ層４７を帯状にエッチング
して除去し、露出したｎ（又はｉ）−ＧａＡｓ保護層４
６の上にゲート電極５０を形成し、２分されたｎ（また
はｉ）−ＧａＡｓ保護層４９の上に、ソース電極５１と
ドレイン電極５２が形成されている。
【００２６】なお、ｉ−ＩｎＧａＡｓチャネル層４３に
は、ｎ−ＩｎＡｌＡｓ電子供給層４５によって２次元電
子ガス４４が形成され、２次元電子ガス４４中の電子
が、ゲート電極５０の電位によって制御され、ソース電
極５１とドレイン電極５２の間を移動することによって
増幅作用やスイッチング作用を生じる。
は、ｎ−ＩｎＡｌＡｓ電子供給層４５によって２次元電
子ガス４４が形成され、２次元電子ガス４４中の電子
が、ゲート電極５０の電位によって制御され、ソース電
極５１とドレイン電極５２の間を移動することによって
増幅作用やスイッチング作用を生じる。
【００２７】また、ｉ−ＩｎＡｌＡｓバッファ層４２、
ｉ−ＩｎＧａＡｓチャネル層４３、ｎ−ＩｎＡｌＡｓ電
子供給層４５からなるＨＥＭＴ領域５３としては、種々
の変形態様が考えられる。
ｉ−ＩｎＧａＡｓチャネル層４３、ｎ−ＩｎＡｌＡｓ電
子供給層４５からなるＨＥＭＴ領域５３としては、種々
の変形態様が考えられる。
【００２８】この実施例においては、本来ならば最上層
となるｎ−ＩｎＧａＡｓオーミック層４８の表面にはｎ
（またはｉ）−ＧａＡｓ保護層４９が形成され、また、
本来ならばゲート電極５０の下にあり、ゲート電極５０
の周囲に露出するｎ−ＩｎＡｌＡｓ電子供給層４５の表
面にｎ（又はｉ）−ＧａＡｓ保護層４６が形成されて、
外部雰囲気と遮断されているため、これらの層の表面へ
の変成層の形成が抑制され、ゲート耐圧の低下等の特性
劣化が低減される。
となるｎ−ＩｎＧａＡｓオーミック層４８の表面にはｎ
（またはｉ）−ＧａＡｓ保護層４９が形成され、また、
本来ならばゲート電極５０の下にあり、ゲート電極５０
の周囲に露出するｎ−ＩｎＡｌＡｓ電子供給層４５の表
面にｎ（又はｉ）−ＧａＡｓ保護層４６が形成されて、
外部雰囲気と遮断されているため、これらの層の表面へ
の変成層の形成が抑制され、ゲート耐圧の低下等の特性
劣化が低減される。
【００２９】そして、この実施例においては、ｎ−Ｉｎ
ＧａＡｓオーミック層４８の格子定数がＩｎＰ基板４１
の格子定数より大きいが、そのＩｎＰ基板４１側に、Ｉ
ｎＰ基板４１と格子整合するｎ−ＩｎＡｌＡｓ層４７を
介挿して、その両側に厚さ２０Åのｎ（又はｉ）−Ｇａ
Ａｓ保護層４６、ｎ（またはｉ）−ＧａＡｓ保護層４９
を配置することによって、応力のバランスをとり、隣接
する結晶層中に転位が生じるのを抑制している。
ＧａＡｓオーミック層４８の格子定数がＩｎＰ基板４１
の格子定数より大きいが、そのＩｎＰ基板４１側に、Ｉ
ｎＰ基板４１と格子整合するｎ−ＩｎＡｌＡｓ層４７を
介挿して、その両側に厚さ２０Åのｎ（又はｉ）−Ｇａ
Ａｓ保護層４６、ｎ（またはｉ）−ＧａＡｓ保護層４９
を配置することによって、応力のバランスをとり、隣接
する結晶層中に転位が生じるのを抑制している。
【００３０】（第４実施例）図４は、第４実施例のＩｎ
Ｐ系ＨＥＭＴの構成説明図である。この図において、６
１はＩｎＰ基板、６２はｉ−ＩｎＡｌＡｓバッファ層、
６３はｉ−ＩｎＧａＡｓチャネル層、６４は２次元電子
ガス、６５はｎ−ＩｎＡｌＡｓ電子供給層、６６はｎ
（又はｉ）−ＧａＡｓ保護層、６７はｎ−ＩｎＧａＡｓ
オーミック層、６８はｎ（またはｉ）−ＧａＡｓ保護
層、６９はゲート電極、７０はソース電極、７１はドレ
イン電極、７２はＨＥＭＴ領域、７３はオーミック領域
である。
Ｐ系ＨＥＭＴの構成説明図である。この図において、６
１はＩｎＰ基板、６２はｉ−ＩｎＡｌＡｓバッファ層、
６３はｉ−ＩｎＧａＡｓチャネル層、６４は２次元電子
ガス、６５はｎ−ＩｎＡｌＡｓ電子供給層、６６はｎ
（又はｉ）−ＧａＡｓ保護層、６７はｎ−ＩｎＧａＡｓ
オーミック層、６８はｎ（またはｉ）−ＧａＡｓ保護
層、６９はゲート電極、７０はソース電極、７１はドレ
イン電極、７２はＨＥＭＴ領域、７３はオーミック領域
である。
【００３１】この実施例のＩｎＰ系ＨＥＭＴにおいて
は、ＩｎＰ基板６１の上に、ｉ−ＩｎＡｌＡｓバッファ
層６２、ｉ−ＩｎＧａＡｓチャネル層６３、ｎ−ＩｎＡ
ｌＡｓ電子供給層６５を成長してＨＥＭＴ領域７２を形
成し、その上に、厚さ１００Åのｎ−ＧａＡｓ保護層６
６、厚さが２００Å、不純物濃度が３×１０18ｃｍ-3で
ＩｎＡｓのモル比が０．７５のｎ−ＩｎＧａＡｓオーミ
ック層６７、厚さが２００Åのｎ−ＧａＡｓ保護層６８
を成長してオーミック領域７３を形成し、このオーミッ
ク領域７３の中央部の、ｎ−ＧａＡｓ保護層６８、ｎ−
ＩｎＧａＡｓオーミック層６７を帯状にエッチングして
除去し、露出した、ｎ−ＧａＡｓ保護層６６の上にゲー
ト電極６９を形成し、２分されたｎ−ＧａＡｓ保護層６
８の上に、ソース電極７０とドレイン電極７１が形成さ
れている。
は、ＩｎＰ基板６１の上に、ｉ−ＩｎＡｌＡｓバッファ
層６２、ｉ−ＩｎＧａＡｓチャネル層６３、ｎ−ＩｎＡ
ｌＡｓ電子供給層６５を成長してＨＥＭＴ領域７２を形
成し、その上に、厚さ１００Åのｎ−ＧａＡｓ保護層６
６、厚さが２００Å、不純物濃度が３×１０18ｃｍ-3で
ＩｎＡｓのモル比が０．７５のｎ−ＩｎＧａＡｓオーミ
ック層６７、厚さが２００Åのｎ−ＧａＡｓ保護層６８
を成長してオーミック領域７３を形成し、このオーミッ
ク領域７３の中央部の、ｎ−ＧａＡｓ保護層６８、ｎ−
ＩｎＧａＡｓオーミック層６７を帯状にエッチングして
除去し、露出した、ｎ−ＧａＡｓ保護層６６の上にゲー
ト電極６９を形成し、２分されたｎ−ＧａＡｓ保護層６
８の上に、ソース電極７０とドレイン電極７１が形成さ
れている。
【００３２】なお、ｉ−ＩｎＧａＡｓチャネル層６３
に、ｎ−ＩｎＡｌＡｓ電子供給層６５によって２次元電
子ガス６４が形成され、２次元電子ガス６４中の電子
が、ゲート電極６９の電位によって制御され、ソース電
極７０とドレイン電極７１の間を移動することによって
増幅作用、あるいは、スイッチング作用を生じることは
前記の各実施例と同様である。
に、ｎ−ＩｎＡｌＡｓ電子供給層６５によって２次元電
子ガス６４が形成され、２次元電子ガス６４中の電子
が、ゲート電極６９の電位によって制御され、ソース電
極７０とドレイン電極７１の間を移動することによって
増幅作用、あるいは、スイッチング作用を生じることは
前記の各実施例と同様である。
【００３３】また、ｉ−ＩｎＡｌＡｓバッファ層６２、
ｉ−ＩｎＧａＡｓチャネル層６３、ｎ−ＩｎＡｌＡｓ電
子供給層６５からなるＨＥＭＴ領域７２として、種々の
変形態様を採りうることも前記の各実施例と同様であ
る。
ｉ−ＩｎＧａＡｓチャネル層６３、ｎ−ＩｎＡｌＡｓ電
子供給層６５からなるＨＥＭＴ領域７２として、種々の
変形態様を採りうることも前記の各実施例と同様であ
る。
【００３４】この実施例においては、本来ならば最上層
となるｎ−ＩｎＧｌＡｓオーミック層６７の表面には、
ｎ−ＧａＡｓ保護層６８が形成され、また、本来ならば
ゲート電極６９の下にあり、ゲート電極６９の周囲に露
出するｎ−ＩｎＡｌＡｓ電子供給層６５の表面にｎ−Ｇ
ａＡｓ保護層６６が形成されて、外部雰囲気と遮断され
ているため、これらの層の表面への変成層の形成が抑制
され、ゲート耐圧の低下等の特性劣化が低減される。
となるｎ−ＩｎＧｌＡｓオーミック層６７の表面には、
ｎ−ＧａＡｓ保護層６８が形成され、また、本来ならば
ゲート電極６９の下にあり、ゲート電極６９の周囲に露
出するｎ−ＩｎＡｌＡｓ電子供給層６５の表面にｎ−Ｇ
ａＡｓ保護層６６が形成されて、外部雰囲気と遮断され
ているため、これらの層の表面への変成層の形成が抑制
され、ゲート耐圧の低下等の特性劣化が低減される。
【００３５】そして、この実施例においては、ｎ−Ｉｎ
ＧｌＡｓオーミック層６７の格子定数がＩｎＰ基板６１
の格子定数より大きく、その両側に隣接するｎ−ＧａＡ
ｓ保護層６８の厚さが２００Åであり、ｎ−ＧａＡｓ保
護層６６の厚さが１００Åと厚いため、ｎ−ＩｎＧｌＡ
ｓオーミック層６７中に転位を生じることになるが、こ
の層はオーミック接続するための機能を有する層である
ため、特性上の劣化が比較的少ないため、構造工程等で
雰囲気により変成層の形成が著しい場合は、ｎ−ＧａＡ
ｓ保護層６８、ｎ−ＧａＡｓ保護層６６を厚くして、変
成層の防止対策を優先させることができる。
ＧｌＡｓオーミック層６７の格子定数がＩｎＰ基板６１
の格子定数より大きく、その両側に隣接するｎ−ＧａＡ
ｓ保護層６８の厚さが２００Åであり、ｎ−ＧａＡｓ保
護層６６の厚さが１００Åと厚いため、ｎ−ＩｎＧｌＡ
ｓオーミック層６７中に転位を生じることになるが、こ
の層はオーミック接続するための機能を有する層である
ため、特性上の劣化が比較的少ないため、構造工程等で
雰囲気により変成層の形成が著しい場合は、ｎ−ＧａＡ
ｓ保護層６８、ｎ−ＧａＡｓ保護層６６を厚くして、変
成層の防止対策を優先させることができる。
【００３６】
【発明の効果】以上説明したように、本発明によると、
装置の最上層あるいはゲート電極の下に露出するＩｎＡ
ｌＡｓ等のＩｎあるいはＡｌを含む半導体層の上にＧａ
Ａｓ層を形成して外部雰囲気から遮断することによっ
て、これらの半導体装置の製造中あるいは使用中に曝さ
れる雰囲気によって、ＩｎあるいはＡｌを含む半導体層
の表面に変成層が形成されるのを防ぎ、ゲート耐圧の低
下等の特性の経時劣化を防ぐことができ、高速性が優れ
たＩｎＰ基板の上にＩｎＡｌＡｓ／ＩｎＧａＡｓ構造を
形成したＨＥＭＴ等の電界効果型半導体装置を提供する
ことができる。
装置の最上層あるいはゲート電極の下に露出するＩｎＡ
ｌＡｓ等のＩｎあるいはＡｌを含む半導体層の上にＧａ
Ａｓ層を形成して外部雰囲気から遮断することによっ
て、これらの半導体装置の製造中あるいは使用中に曝さ
れる雰囲気によって、ＩｎあるいはＡｌを含む半導体層
の表面に変成層が形成されるのを防ぎ、ゲート耐圧の低
下等の特性の経時劣化を防ぐことができ、高速性が優れ
たＩｎＰ基板の上にＩｎＡｌＡｓ／ＩｎＧａＡｓ構造を
形成したＨＥＭＴ等の電界効果型半導体装置を提供する
ことができる。
【図面の簡単な説明】
【図１】第１実施例のＩｎＰ系ＨＥＭＴの構成説明図で
ある。
ある。
【図２】第２実施例のＩｎＰ系ＨＥＭＴの構成説明図で
ある。
ある。
【図３】第３実施例のＩｎＰ系ＨＥＭＴの構成説明図で
ある。
ある。
【図４】第４実施例のＩｎＰ系ＨＥＭＴの構成説明図で
ある。
ある。
１ ＩｎＰ基板 ２ ｉ−ＩｎＡｌＡｓバッファ層 ３ ｉ−ＩｎＧａＡｓチャネル層 ４ ２次元電子ガス ５ ｎ−ＩｎＡｌＡｓ電子供給層 ６ ｎ（又はｉ）−ＧａＡｓ保護層 ７ ｎ−ＩｎＧａＡｓオーミック層 ８ ｎ（またはｉ）−ＧａＡｓ保護層 ９ ゲート電極 １０ ソース電極 １１ ドレイン電極 １２ ＨＥＭＴ領域 １３ オーミック領域
Claims (4)
- 【請求項１】 ＩｎＰ基板上に、ＩｎＡｌＡｓ層、Ｉｎ
ＧａＡｓ層等のＩｎを含む化合物半導体層を有し、最上
層、あるいはゲート電極が形成されゲート電極の周囲に
露出する該Ｉｎを含む半導体層の上にＧａＡｓ保護層を
形成して、該Ｉｎを含む半導体層に表面変成層が形成さ
れるのを防ぐことを特徴とするＩｎＰ系電界効果型半導
体装置。 - 【請求項２】 ＧａＡｓ保護層の膜厚が、隣接する半導
体結晶内に転位を導入しない程度に薄いことを特徴とす
る請求項１に記載されたＩｎＰ系電界効果型半導体装
置。 - 【請求項３】 表面側からＧａＡｓ層／ＩｎＧａＡｓ層
／ＧａＡｓ層からなる積層構造を設け、該ＩｎＧａＡｓ
層が、ＩｎＰの格子定数より大きくなる組成を有し、か
つ、全体として、半導体結晶内に転位が導入されないよ
うに応力のバランスが保たれていることを特徴とする請
求項２に記載されたＩｎＰ系電界効果型半導体装置。 - 【請求項４】 表面側に形成されたＧａＡｓ層／ＩｎＧ
ａＡｓ層／ＧａＡｓ層からなる積層構造の各層の膜厚に
制限がなく、半導体結晶内に転位が導入されていること
を特徴とする請求項１に記載されたＩｎＰ系電界効果型
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04236770A JP3108829B2 (ja) | 1992-09-04 | 1992-09-04 | ＩｎＰ系電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04236770A JP3108829B2 (ja) | 1992-09-04 | 1992-09-04 | ＩｎＰ系電界効果型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0684958A true JPH0684958A (ja) | 1994-03-25 |
| JP3108829B2 JP3108829B2 (ja) | 2000-11-13 |
Family
ID=17005541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04236770A Expired - Lifetime JP3108829B2 (ja) | 1992-09-04 | 1992-09-04 | ＩｎＰ系電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3108829B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07312421A (ja) * | 1994-05-17 | 1995-11-28 | Nec Corp | 電界効果トランジスタ及びその製造方法 |
| EP0932206A3 (en) * | 1998-01-14 | 2000-01-26 | Matsushita Electric Industrial Co., Ltd. | High electron mobility transistor |
| US6144049A (en) * | 1997-02-05 | 2000-11-07 | Nec Corporation | Field effect transistor |
| JP2001044417A (ja) * | 1999-07-26 | 2001-02-16 | Fujitsu Ltd | 半導体装置 |
-
1992
- 1992-09-04 JP JP04236770A patent/JP3108829B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07312421A (ja) * | 1994-05-17 | 1995-11-28 | Nec Corp | 電界効果トランジスタ及びその製造方法 |
| US6144049A (en) * | 1997-02-05 | 2000-11-07 | Nec Corporation | Field effect transistor |
| US6184547B1 (en) | 1997-02-05 | 2001-02-06 | Nec Corporation | Field effect transistor and method of fabricating the same |
| US6448119B1 (en) * | 1997-02-05 | 2002-09-10 | Nec Corporation | Field effect transistor and method of fabricating the same |
| EP0932206A3 (en) * | 1998-01-14 | 2000-01-26 | Matsushita Electric Industrial Co., Ltd. | High electron mobility transistor |
| US6479896B1 (en) | 1998-01-14 | 2002-11-12 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having protective layer |
| JP2001044417A (ja) * | 1999-07-26 | 2001-02-16 | Fujitsu Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3108829B2 (ja) | 2000-11-13 |
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