JPS59968A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59968A JPS59968A JP57109599A JP10959982A JPS59968A JP S59968 A JPS59968 A JP S59968A JP 57109599 A JP57109599 A JP 57109599A JP 10959982 A JP10959982 A JP 10959982A JP S59968 A JPS59968 A JP S59968A
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- Japan
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- electron
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- gaas
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
- H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置に関し、特に本特許出願人が先に％
願昭５５−８２０３５号により提案した高電子移動度ト
ランジスタ（Ｈｌｇｈ Ｅｔｅｃｔｙ□ＨＭｏｂｉｔｉ
ｔｙＴｒａｎｓｉｓｔｏｒ：以下ＨＥＭＴと略称する）
の改良に関する。
願昭５５−８２０３５号により提案した高電子移動度ト
ランジスタ（Ｈｌｇｈ Ｅｔｅｃｔｙ□ＨＭｏｂｉｔｉ
ｔｙＴｒａｎｓｉｓｔｏｒ：以下ＨＥＭＴと略称する）
の改良に関する。
（ｂ） 技術の背景
、情報処理装置の能力及びコストパフォーマンスの一層
の向上はこれに使用される半導体装置にかかっていると
目され、論理演算装置の高速化、低消費電力化及び記憶
装置の大容量化が強力に推進されている。
の向上はこれに使用される半導体装置にかかっていると
目され、論理演算装置の高速化、低消費電力化及び記憶
装置の大容量化が強力に推進されている。
現在は専らシリコン（Ｓｌ）半導体装置が実用化されて
いるが、Ｓｔ手導体装置の高速化はキャリアの移動度な
どの８１の物性により制約されるために、キャリア移動
度が８１より邊に大きいガリウム・砒素（ＧａＡｓ）な
どの化合物半導体を用いて、高速化、低消費電力化を実
現する努力が重ねられている。
いるが、Ｓｔ手導体装置の高速化はキャリアの移動度な
どの８１の物性により制約されるために、キャリア移動
度が８１より邊に大きいガリウム・砒素（ＧａＡｓ）な
どの化合物半導体を用いて、高速化、低消費電力化を実
現する努力が重ねられている。
従来の構造の８１もしくはＧａＡｓ等の化合物を用いた
半導体装置においては、キャリアは不純物イオンが存在
している空間を移動する。この移動に際してキャリアは
格子振動および不純物イオンによって散乱を受けるが、
格子振動による散乱の確率を小さくするために温度を低
下させると、不純物イオンによる散乱の確率が大きくな
って、キャリアの移動度がこれによって制限される。
半導体装置においては、キャリアは不純物イオンが存在
している空間を移動する。この移動に際してキャリアは
格子振動および不純物イオンによって散乱を受けるが、
格子振動による散乱の確率を小さくするために温度を低
下させると、不純物イオンによる散乱の確率が大きくな
って、キャリアの移動度がこれによって制限される。
この不純物散乱効果を排除するために不純物が添加され
る領域と、キャリアが移動する領域とを空間的に分離し
て、特に低温ｌこおけるキャリアの移動に１−増大せし
めたものが本発明の対象とする高電子移動度トランジス
タ（ＨＫＭＴ ）である。
る領域と、キャリアが移動する領域とを空間的に分離し
て、特に低温ｌこおけるキャリアの移動に１−増大せし
めたものが本発明の対象とする高電子移動度トランジス
タ（ＨＫＭＴ ）である。
（ｅ） 従来技術と問題点
ＨＥＭＴの従来知られている構造の一例を第１図（ａ）
に示す断面図を参照して説明する。半絶縁性ＧａＡｓ基
板１上にノンドープＧａＡｓ層２とこれより電子親和力
の小さいｎｕアルミニウム・ガリウム・砒素（ＡＡＧａ
Ａｉ）層３とが設けられて両層の界面はへテロ接合を形
成している。ｎ ＭＡＬＧａＡｓ層３（電子供給層とい
う）からノンドープＧａＡｓ層２（チャネル層という）
へ電子が遷移されることによって生成される電子蓄積層
（２次元電子層）４の電子濃度上１ゲート電極５４こ印
加される電圧によって制御することによって、ソース電
極６とドレイン電極７との間の電子蓄積層４によって形
成される伝導路のインピーダンスがｆｉｌ制御される。
に示す断面図を参照して説明する。半絶縁性ＧａＡｓ基
板１上にノンドープＧａＡｓ層２とこれより電子親和力
の小さいｎｕアルミニウム・ガリウム・砒素（ＡＡＧａ
Ａｉ）層３とが設けられて両層の界面はへテロ接合を形
成している。ｎ ＭＡＬＧａＡｓ層３（電子供給層とい
う）からノンドープＧａＡｓ層２（チャネル層という）
へ電子が遷移されることによって生成される電子蓄積層
（２次元電子層）４の電子濃度上１ゲート電極５４こ印
加される電圧によって制御することによって、ソース電
極６とドレイン電極７との間の電子蓄積層４によって形
成される伝導路のインピーダンスがｆｉｌ制御される。
なお８は抵抗性接続（オー（ツクコンタクト）領域であ
る。
る。
従来のＨＥＭＴは先に述べた如（ＧａＡｓ基板ｌの上に
ノンドープＧａＡｓ層２と、これ−こヘテロ接合するｎ
朦Ａｔ＊Ｇ＆直−Ｘ Ａ ｓ層３とを有しまたこのｎ屋
ＡＬｘＧ亀１−ＸＡＢＡＢＯ３記接合界面側を厚さ６〔
■〕程度のノンドープ領域としてバッファとすることが
知られている。
ノンドープＧａＡｓ層２と、これ−こヘテロ接合するｎ
朦Ａｔ＊Ｇ＆直−Ｘ Ａ ｓ層３とを有しまたこのｎ屋
ＡＬｘＧ亀１−ＸＡＢＡＢＯ３記接合界面側を厚さ６〔
■〕程度のノンドープ領域としてバッファとすることが
知られている。
これらのｎＭＭもしくはノンドープのＡｔｘＧａｌ−Ｘ
ＡｓＡＢＯ３ｔの組成比Ｘは従来０．３程匿であり通常
は巣１図（＆）の各層に対応させて第１図（ｂ）に例示
する如く、７ｋＡｘＧａｌ−ｘＡ膳層全体を通じてＡｔ
の組成比Ｘが一定であるような構造會もって悪化して接
合界面に乱れｔ生じ易い、（ロ）ＡＬｘＧａｌ−ｘＡｓ
エピタキシャル層中に活性なＡｔに伴って酸素等不純物
が混入し、キャリアの１ラツプとして作用する深いレベ
ルが形成されて結晶の電子的特性に悪影４１−与え易い
、ｆ１ソース及びドレイン電極のオーミック接触が悪化
し易い、等の間ｍｔ−生ずるためでおる。
ＡｓＡＢＯ３ｔの組成比Ｘは従来０．３程匿であり通常
は巣１図（＆）の各層に対応させて第１図（ｂ）に例示
する如く、７ｋＡｘＧａｌ−ｘＡ膳層全体を通じてＡｔ
の組成比Ｘが一定であるような構造會もって悪化して接
合界面に乱れｔ生じ易い、（ロ）ＡＬｘＧａｌ−ｘＡｓ
エピタキシャル層中に活性なＡｔに伴って酸素等不純物
が混入し、キャリアの１ラツプとして作用する深いレベ
ルが形成されて結晶の電子的特性に悪影４１−与え易い
、ｆ１ソース及びドレイン電極のオーミック接触が悪化
し易い、等の間ｍｔ−生ずるためでおる。
Ａｔの組成比Ｘ＝０．３の場合−こはＧａＡｓ層２とＡ
ｔｏ、８ Ｇａ４）、ｙＡｓ層３との間には約０．３（
ｅＶ、’の電子親和力の差が生じて、ｎ型Ａ ｔ Ｏ，
３Ｑ ＩＬ ０．７Ａｓ層３からＧａＡｓ層２へ、キャ
リア電子が遷移して電子蓄積層４が形成される。
ｔｏ、８ Ｇａ４）、ｙＡｓ層３との間には約０．３（
ｅＶ、’の電子親和力の差が生じて、ｎ型Ａ ｔ Ｏ，
３Ｑ ＩＬ ０．７Ａｓ層３からＧａＡｓ層２へ、キャ
リア電子が遷移して電子蓄積層４が形成される。
しかしながら電子親和力の差が０．３（ｅＶ）程度の場
合には、電子蓄積ｍ４内において、ソース電極６及びド
レイン電＆ｉ介して形成される電界が低すとき１こは本
来の高電子移動度が実現されるが、実際の半導体装置と
して動作させる電界強ｇＬにおいては電子移動度が低電
界のときより低下する。これは高電界内ではキャリア電
子が大きい運動エネルギーを得て２次元電子層の分布が
低電界のときより大きくずれ、キャリア電子がバリアを
越えて電子移動度の低いＡＬｘＧａｌ−ＸＡ１１層３に
しみ出すことによる。
合には、電子蓄積ｍ４内において、ソース電極６及びド
レイン電＆ｉ介して形成される電界が低すとき１こは本
来の高電子移動度が実現されるが、実際の半導体装置と
して動作させる電界強ｇＬにおいては電子移動度が低電
界のときより低下する。これは高電界内ではキャリア電
子が大きい運動エネルギーを得て２次元電子層の分布が
低電界のときより大きくずれ、キャリア電子がバリアを
越えて電子移動度の低いＡＬｘＧａｌ−ＸＡ１１層３に
しみ出すことによる。
この高電界における電子移動度の低下を防止するために
はチャネル層であるＧａＡｓ層２と電子供給層であるＡ
ＬｘＧｈｌ−ｘ Ａｓ屑３との電子親和力の差を一層大
きくする即ちＡｔの組成比Ｘｔ−０，３よりさらに大き
くすればよいが、Ａｔの組成Ｉ 比Ｘｔ増大することに
は先に述べた問題が伴う。
はチャネル層であるＧａＡｓ層２と電子供給層であるＡ
ＬｘＧｈｌ−ｘ Ａｓ屑３との電子親和力の差を一層大
きくする即ちＡｔの組成比Ｘｔ−０，３よりさらに大き
くすればよいが、Ａｔの組成Ｉ 比Ｘｔ増大することに
は先に述べた問題が伴う。
（Φ 発明の目的
本発明は、高電子移動度トランジスタ（ＨｇＭＴ）につ
いて、チャネル層と電子供給層との間のヘテ四接合にお
ける電子親和力の差を拡大して高電界における電子移動
度の低下を防止し、かつ電子供給層の結晶状態の劣化等
を防止する構造を提供することを目的とする。
いて、チャネル層と電子供給層との間のヘテ四接合にお
ける電子親和力の差を拡大して高電界における電子移動
度の低下を防止し、かつ電子供給層の結晶状態の劣化等
を防止する構造を提供することを目的とする。
（ｅ） 発明の構成
本発明の前記目的は、第１の半導体層と、紋第１の半導
体層より電子親和力が小であり、かつｎ型不純物を含む
第２の半導体層とを有して、前記第１の半導体層と前記
第２の半導体層とかへテロ接合を形成し、前記第２の半
導体層から前記第１の半導体層に遷移する電子によって
構成される２次元電子層を電流路とする高電子移動度半
導体装置であって、前記第２の半導体装を構成する元素
の組成比が前記ヘテ四接合の近傍において電子親和力が
小となる如くされてなる半導体装置によって達成される
。
体層より電子親和力が小であり、かつｎ型不純物を含む
第２の半導体層とを有して、前記第１の半導体層と前記
第２の半導体層とかへテロ接合を形成し、前記第２の半
導体層から前記第１の半導体層に遷移する電子によって
構成される２次元電子層を電流路とする高電子移動度半
導体装置であって、前記第２の半導体装を構成する元素
の組成比が前記ヘテ四接合の近傍において電子親和力が
小となる如くされてなる半導体装置によって達成される
。
（ｆ） 発明の実施例
以下本発明を実施例により図面を参照して具体的に説明
する。
する。
第２図（ａ）はＧａＡｓ及びＡｔｘＧａＩ−ＸＡＩ ｋ
用いて構成された本発明の実施例の断面図、第２図（ｂ
）は本実施例におけるＡｔの組成比Ｘの分布例を第２図
（ａ）の各層に対応させて示す図表である。
用いて構成された本発明の実施例の断面図、第２図（ｂ
）は本実施例におけるＡｔの組成比Ｘの分布例を第２図
（ａ）の各層に対応させて示す図表である。
本実施例のＨＥ Ｍ Ｔは大略下記の如くに製造される
。半絶縁性のＧａＡｓ基板１１上に分子線結晶成長法（
Ｍｏｔｅｃｕｔａｒ Ｂｅａｍ Ｅｐｉｔａｘ３’Ｓ
以下ＭＢＥ法と略称する）によって、実質的に不純物を
含有せず、厚さｌ〔μｍ〕程度のＧａＡ ｓ層（チャネ
ル層）１２と、実質的に不純物全含有しない厚さ５乃至
２０（ｎｍ）程度の領域１３及び厚さ０．１乃至０．２
〔μｍ〕程度のｎ型領域１４とよりなるＡｔｘＧａｌ−
ｘ Ａｓ層とを順次形成する・ 本実施例においては、ＡｔｘＧａＩ −ｘ Ａ ”層の
不純物を含有しない領域１３については、Ａｔの組成比
ＸはＧａＡｓ層１２とのヘラ０接合界面近傍において選
択的に最も高く例えばＸ ＝ ０．４程度とされ、接合
界面より離れるに従って次第に低下してｎＪＪＪ領域１
４と同一の組成比Ｘ＝Ｏ，ａ程度に到っている。（第２
図（ｂ）参照）。またｎ型佃域１４にはＭＢＥ法による
結晶成長の際に不純物としてシリコン（Ｓｉ）が導入さ
れている。
。半絶縁性のＧａＡｓ基板１１上に分子線結晶成長法（
Ｍｏｔｅｃｕｔａｒ Ｂｅａｍ Ｅｐｉｔａｘ３’Ｓ
以下ＭＢＥ法と略称する）によって、実質的に不純物を
含有せず、厚さｌ〔μｍ〕程度のＧａＡ ｓ層（チャネ
ル層）１２と、実質的に不純物全含有しない厚さ５乃至
２０（ｎｍ）程度の領域１３及び厚さ０．１乃至０．２
〔μｍ〕程度のｎ型領域１４とよりなるＡｔｘＧａｌ−
ｘ Ａｓ層とを順次形成する・ 本実施例においては、ＡｔｘＧａＩ −ｘ Ａ ”層の
不純物を含有しない領域１３については、Ａｔの組成比
ＸはＧａＡｓ層１２とのヘラ０接合界面近傍において選
択的に最も高く例えばＸ ＝ ０．４程度とされ、接合
界面より離れるに従って次第に低下してｎＪＪＪ領域１
４と同一の組成比Ｘ＝Ｏ，ａ程度に到っている。（第２
図（ｂ）参照）。またｎ型佃域１４にはＭＢＥ法による
結晶成長の際に不純物としてシリコン（Ｓｉ）が導入さ
れている。
前記エピタキシャル成長層を形成した後に金ゲルマニウ
ｂ（ＡｕＧｅ）／金（Ａｕ）層をソース電極１５及びド
レイン電極１６ｔ−配設する位置に選択的に蒸着し、更
に温度４５０（℃）時間３分間程度の熱処理を施してこ
れを合金化し、チャネル層であるＧａＡｓ層１２との抵
抗性接続領域１７を形成する０次いでゲート電極１８を
例えばアルミニウム（Ａｔ）を用いて従来知られている
方法によって形成する。なお１９は電子蓄積層を示す。
ｂ（ＡｕＧｅ）／金（Ａｕ）層をソース電極１５及びド
レイン電極１６ｔ−配設する位置に選択的に蒸着し、更
に温度４５０（℃）時間３分間程度の熱処理を施してこ
れを合金化し、チャネル層であるＧａＡｓ層１２との抵
抗性接続領域１７を形成する０次いでゲート電極１８を
例えばアルミニウム（Ａｔ）を用いて従来知られている
方法によって形成する。なお１９は電子蓄積層を示す。
以上説明した製造方法によって得られる本実施例のＨＥ
ＭＴのエネルギ帯を第３図に示す、ただし、第３図にお
い°Ｃは第２図（ａ）と同一符号によっｃ は価電子帯の従来技術によってＡ４ｘＧａ、−ＸＡ Ｉ
層全体についてＡｔの組成比Ｘが０．３程度の一定値で
あ′る場合を示し、領域１３に示した破線は本発明の前
記実施例におい一ζ従来例と異なる状態を示す。
ＭＴのエネルギ帯を第３図に示す、ただし、第３図にお
い°Ｃは第２図（ａ）と同一符号によっｃ は価電子帯の従来技術によってＡ４ｘＧａ、−ＸＡ Ｉ
層全体についてＡｔの組成比Ｘが０．３程度の一定値で
あ′る場合を示し、領域１３に示した破線は本発明の前
記実施例におい一ζ従来例と異なる状態を示す。
第３図より明らかなる如く、本発明の構造においては、
ヘテロエピタキシャル接合界１ににおけるバリアの大き
さが従来より拡大されてキャリア電きに電子移動度は約
３５．０００ （ｅＪ／ｖ−ｓ°〕が得られた。これに
対してＡｔｘＧａｌ−ＸＡ２１層のＡｔ組成比をヘテロ
接合界面まで一定とした比較試料の同一条件における電
子移動度は約２０．０００ Ｗｖ−ｓ）にとどまった。
ヘテロエピタキシャル接合界１ににおけるバリアの大き
さが従来より拡大されてキャリア電きに電子移動度は約
３５．０００ （ｅＪ／ｖ−ｓ°〕が得られた。これに
対してＡｔｘＧａｌ−ＸＡ２１層のＡｔ組成比をヘテロ
接合界面まで一定とした比較試料の同一条件における電
子移動度は約２０．０００ Ｗｖ−ｓ）にとどまった。
なお、先に述べた如く、ＡＡｘＧａ、−ＸＡＩ層のＡｔ
の組成比Ｘｔ−増加することは結晶状態の劣化もしくは
オーンツク接触電極の接触抵抗の増大を招き易いが、本
発明の如く極めて薄い層状にＡｔの組成比Ｘｔ−増大す
る場合には前記の点が問題とならないことが前記実施例
等の試験結果によって確認された。
の組成比Ｘｔ−増加することは結晶状態の劣化もしくは
オーンツク接触電極の接触抵抗の増大を招き易いが、本
発明の如く極めて薄い層状にＡｔの組成比Ｘｔ−増大す
る場合には前記の点が問題とならないことが前記実施例
等の試験結果によって確認された。
前記本実施例においては、ヘテロ接合界面近傍における
Ａｔの組成比Ｘをノンドープ領域１３において＃１ソ直
線的に変化させたが、本発明の効果はＡｔの組成比Ｘの
変化が直線的に変化する場合に限られるものではなく、
曲線状もしくは階段状に変化してもよく、またＡｔの組
成比Ｘの変化する範囲がノンドープ領域１３に合致する
必要はなく、両者を独立して選択する仁とができ、又、
ノンドープ領域１３が必ずしも設けられなくてもよい。
Ａｔの組成比Ｘをノンドープ領域１３において＃１ソ直
線的に変化させたが、本発明の効果はＡｔの組成比Ｘの
変化が直線的に変化する場合に限られるものではなく、
曲線状もしくは階段状に変化してもよく、またＡｔの組
成比Ｘの変化する範囲がノンドープ領域１３に合致する
必要はなく、両者を独立して選択する仁とができ、又、
ノンドープ領域１３が必ずしも設けられなくてもよい。
更に以上の説明はＧａＡｓ／ＡｔＧａＡｓ を用いた
ＨＥＭＴｔ’例としたが、ＨＥＭＴは例えばガリウム・
アンチモン（ＧａＳｂ）とアルミニウム・カリウム・ア
ンチモンＣＡｔｙＧａｚ−ｙｓｂ）との組合せ等によっ
ても構成することが可能であってこの様なＧａＡｓ／Ａ
ｔＧａＡｓ系以外の拐料によるＨＥＭＴについても本発
明を同様に適用することがｏＪ能である。
ＨＥＭＴｔ’例としたが、ＨＥＭＴは例えばガリウム・
アンチモン（ＧａＳｂ）とアルミニウム・カリウム・ア
ンチモンＣＡｔｙＧａｚ−ｙｓｂ）との組合せ等によっ
ても構成することが可能であってこの様なＧａＡｓ／Ａ
ｔＧａＡｓ系以外の拐料によるＨＥＭＴについても本発
明を同様に適用することがｏＪ能である。
（ｇｌ 発明の効果
本発明ｌこよれば、以上説明した如く、電子蓄積層すな
わち２次元電子層におけるキャリア電子移動度の高電界
における低下を防止し、かつ２次元電子層の形成など）
ｉ Ｅ Ｍ Ｔの特性に対しては悪影Ｗを与えないため
に、ＨＥＭＴの高密度集積化によって高速、低消費電力
の半導体装ｉ’を実現することに大きく寄与する。
わち２次元電子層におけるキャリア電子移動度の高電界
における低下を防止し、かつ２次元電子層の形成など）
ｉ Ｅ Ｍ Ｔの特性に対しては悪影Ｗを与えないため
に、ＨＥＭＴの高密度集積化によって高速、低消費電力
の半導体装ｉ’を実現することに大きく寄与する。
第１図（ａ）は従来例を示す断面図、第１図（ｂ）はそ
の各層のＡｔの組成比Ｘを示す図表、第２図（ａ）は本
発明の実施例を示す断面図、第２図（ｂ）はその各層の
Ａｔの組成比Ｘを示す図表、第３図はそのエネルギ帯を
示す図表である。 図番こおいて、１はＧａＡｓ基板、２はＧ ａ Ａ ｓ
Ｍ ｓ３はＡ ｌ ｘ Ｇ ａ ｒ −ｚ Ａ ｓ層
、４は電子蓄積層、５はゲート電極、６はソース電極、
７はドレイン電極、８は抵抗性接続領域、１１はＧａＡ
ｓ基板、１．２はノン・ドープＧａＡｓ層゛、１３はＡ
ＬｘＧａｌ−ｘＡ８層のノンドーグ領域、１４はＡｌｘ
Ｇａ１−ｘＡｓ層のｎ型領域、１５はソース電極、１６
はドレイン電極、１７は抵抗性接続領域、１８はゲート
電極、１９は電子蓄積層を示す。 ｉ）ｔト） 竿２図 （Ｑ−） （い竿ヲ図
の各層のＡｔの組成比Ｘを示す図表、第２図（ａ）は本
発明の実施例を示す断面図、第２図（ｂ）はその各層の
Ａｔの組成比Ｘを示す図表、第３図はそのエネルギ帯を
示す図表である。 図番こおいて、１はＧａＡｓ基板、２はＧ ａ Ａ ｓ
Ｍ ｓ３はＡ ｌ ｘ Ｇ ａ ｒ −ｚ Ａ ｓ層
、４は電子蓄積層、５はゲート電極、６はソース電極、
７はドレイン電極、８は抵抗性接続領域、１１はＧａＡ
ｓ基板、１．２はノン・ドープＧａＡｓ層゛、１３はＡ
ＬｘＧａｌ−ｘＡ８層のノンドーグ領域、１４はＡｌｘ
Ｇａ１−ｘＡｓ層のｎ型領域、１５はソース電極、１６
はドレイン電極、１７は抵抗性接続領域、１８はゲート
電極、１９は電子蓄積層を示す。 ｉ）ｔト） 竿２図 （Ｑ−） （い竿ヲ図
Claims (1)
- 第１の半導体層と、該第１の半導体層より電子親和力が
小であり、かつｎ楯不純物全含む第２の単導体層とを有
して、前記第１の半導体層と前記第２の半導体層とかへ
テロ接合を形成し、前記第２の半導体層から前記第１の
半導体層に遷移する電子によっＣ構成される２次元電子
層を電流路とする高電子移ｗＪ度半導体装置であって、
前記第２の半導体層を構成する元素の組成比が前記へテ
ロ接合の近傍において電子親和力が小となる如くされて
なることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57109599A JPS59968A (ja) | 1982-06-25 | 1982-06-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57109599A JPS59968A (ja) | 1982-06-25 | 1982-06-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59968A true JPS59968A (ja) | 1984-01-06 |
| JPH0468775B2 JPH0468775B2 (ja) | 1992-11-04 |
Family
ID=14514355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57109599A Granted JPS59968A (ja) | 1982-06-25 | 1982-06-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59968A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167475A (ja) * | 1984-02-10 | 1985-08-30 | Hitachi Ltd | 半導体装置 |
| JPS6147681A (ja) * | 1984-07-31 | 1986-03-08 | アメリカン テレフォン アンド テレグラフ カムパニー | 可変禁制帯デバイス |
| JPS62130565A (ja) * | 1985-11-30 | 1987-06-12 | Fujitsu Ltd | 電界効果型半導体装置 |
| US4740822A (en) * | 1984-04-19 | 1988-04-26 | Nec Corporation | Field effect device maintaining a high speed operation in a high voltage operation |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS58147158A (ja) * | 1982-02-26 | 1983-09-01 | Oki Electric Ind Co Ltd | 化合物半導体電界効果トランジスタ |
-
1982
- 1982-06-25 JP JP57109599A patent/JPS59968A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS58147158A (ja) * | 1982-02-26 | 1983-09-01 | Oki Electric Ind Co Ltd | 化合物半導体電界効果トランジスタ |
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| JPS62130565A (ja) * | 1985-11-30 | 1987-06-12 | Fujitsu Ltd | 電界効果型半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0468775B2 (ja) | 1992-11-04 |
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