JPH0685164A - ハイブリッドｉｃ基板の実装構造 - Google Patents
ハイブリッドｉｃ基板の実装構造Info
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- JPH0685164A JPH0685164A JP4260814A JP26081492A JPH0685164A JP H0685164 A JPH0685164 A JP H0685164A JP 4260814 A JP4260814 A JP 4260814A JP 26081492 A JP26081492 A JP 26081492A JP H0685164 A JPH0685164 A JP H0685164A
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
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- H—ELECTRICITY
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/325—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by abutting or pinching; Mechanical auxiliary parts therefor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/36—Assembling printed circuits with other printed circuits
- H05K3/368—Assembling printed circuits with other printed circuits parallel to each other
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 メンテナンス性を向上させることができ、し
かも多ピン化への対応が可能なハイブリッドＩＣの実装
構造を提供する。 【構成】 導体パターン上に電子部品２、３が搭載され
るハイブリッドＩＣ基板１と、ハイブリッドＩＣ基板１
を実装するための実装部７が設けられたマザー基板４
と、これら両基板１、４を電気的に接続するための第１
の接続部材８及び第２の接続部材９とから成る。ハイブ
リッドＩＣ基板１には、その導体パターンと電気的に接
続する状態で第１の接続部材８が取り付けられている。
マザー基板４には、その導体パターンと電気的に接続す
る状態で第２の接続部材９が取り付けられている。そし
て、これら第１の接続部材８と第２の接続部材９とは嵌
脱自在に構成されている。
かも多ピン化への対応が可能なハイブリッドＩＣの実装
構造を提供する。 【構成】 導体パターン上に電子部品２、３が搭載され
るハイブリッドＩＣ基板１と、ハイブリッドＩＣ基板１
を実装するための実装部７が設けられたマザー基板４
と、これら両基板１、４を電気的に接続するための第１
の接続部材８及び第２の接続部材９とから成る。ハイブ
リッドＩＣ基板１には、その導体パターンと電気的に接
続する状態で第１の接続部材８が取り付けられている。
マザー基板４には、その導体パターンと電気的に接続す
る状態で第２の接続部材９が取り付けられている。そし
て、これら第１の接続部材８と第２の接続部材９とは嵌
脱自在に構成されている。
Description
【０００１】
【産業上の利用分野】本発明は、ハイブリッドＩＣ基板
をマザー基板に実装する際に用いて好適なハイブリッド
ＩＣ基板の実装構造に関するものである。
をマザー基板に実装する際に用いて好適なハイブリッド
ＩＣ基板の実装構造に関するものである。
【０００２】
【従来の技術】従来、マザー基板にハイブリッドＩＣ基
板を実装する場合は、まず、電子部品が搭載されたハイ
ブリッドＩＣ基板の両側にＦ型リードを組み込んでハン
ダ付けし、さらにこのＦ型リードを所定形状に切断、フ
ォーミングする。続いて、マザー基板に設けられた実装
部に上述のＦ型リードを介してハイブリッドＩＣ基板を
実装する。この時、ハイブリッドＩＣ基板のＦ型リード
はマザー基板の実装部に形成されたランドに接合され、
これによりハイブリッドＩＣ基板とマザー基板とが電気
的に接続される。
板を実装する場合は、まず、電子部品が搭載されたハイ
ブリッドＩＣ基板の両側にＦ型リードを組み込んでハン
ダ付けし、さらにこのＦ型リードを所定形状に切断、フ
ォーミングする。続いて、マザー基板に設けられた実装
部に上述のＦ型リードを介してハイブリッドＩＣ基板を
実装する。この時、ハイブリッドＩＣ基板のＦ型リード
はマザー基板の実装部に形成されたランドに接合され、
これによりハイブリッドＩＣ基板とマザー基板とが電気
的に接続される。
【０００３】
【発明が解決しようとする課題】しかしながら上記従来
の実装構造においては、搭載された部品の故障などによ
ってハイブリッドＩＣ基板の交換が必要な場合、一旦マ
ザー基板に接合されたＦ型リードを一本ずつ手作業によ
って取り外し、その後で再度、マザー基板にハイブリッ
ドＩＣ基板を実装し直さなければならないので、作業が
非常に面倒でしかも多くの時間を要するなど、メンテナ
ンス性に欠けるものとなっていた。
の実装構造においては、搭載された部品の故障などによ
ってハイブリッドＩＣ基板の交換が必要な場合、一旦マ
ザー基板に接合されたＦ型リードを一本ずつ手作業によ
って取り外し、その後で再度、マザー基板にハイブリッ
ドＩＣ基板を実装し直さなければならないので、作業が
非常に面倒でしかも多くの時間を要するなど、メンテナ
ンス性に欠けるものとなっていた。
【０００４】また、従来はＦ型リードを介してマザー基
板にハイブリッドＩＣ基板を実装する構造であるため、
Ｆ型リードの構成上、必然的にハイブリッドＩＣ基板の
両側（二辺）だけしかリードを設けることができず、近
年におけるハイブリッドＩＣの多ピン化に対応できない
といった別の問題も抱えていた。
板にハイブリッドＩＣ基板を実装する構造であるため、
Ｆ型リードの構成上、必然的にハイブリッドＩＣ基板の
両側（二辺）だけしかリードを設けることができず、近
年におけるハイブリッドＩＣの多ピン化に対応できない
といった別の問題も抱えていた。
【０００５】本発明は、上記問題を解決するためになさ
れたもので、メンテナンス性を向上させることができ、
しかも多ピン化への対応が可能なハイブリッドＩＣの実
装構造を提供することを目的とする。
れたもので、メンテナンス性を向上させることができ、
しかも多ピン化への対応が可能なハイブリッドＩＣの実
装構造を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたもので、導体パターン上に電子部
品が搭載されるハイブリッドＩＣ基板と、このハイブリ
ッドＩＣ基板を実装するための実装部が設けられたマザ
ー基板と、これら両基板を電気的に接続するための第１
の接続部材及び第２の接続部材とから成り、ハイブリッ
ドＩＣ基板の導体パターンと電気的に接続する状態でそ
のハイブリッドＩＣ基板に第１の接続部材が取り付けら
れるとともに、マザー基板の導体パターンと電気的に接
続する状態でそのマザー基板に第２の接続部材が取り付
けられ、且つそれら第１の接続部材と第２の接続部材と
が嵌脱自在に構成されたハイブリッドＩＣ基板の実装構
造である。また、マザー基板にハイブリッドＩＣ基板が
実装された状態でこれら両基板間に所定の空間が形成さ
れたものである。
成するためになされたもので、導体パターン上に電子部
品が搭載されるハイブリッドＩＣ基板と、このハイブリ
ッドＩＣ基板を実装するための実装部が設けられたマザ
ー基板と、これら両基板を電気的に接続するための第１
の接続部材及び第２の接続部材とから成り、ハイブリッ
ドＩＣ基板の導体パターンと電気的に接続する状態でそ
のハイブリッドＩＣ基板に第１の接続部材が取り付けら
れるとともに、マザー基板の導体パターンと電気的に接
続する状態でそのマザー基板に第２の接続部材が取り付
けられ、且つそれら第１の接続部材と第２の接続部材と
が嵌脱自在に構成されたハイブリッドＩＣ基板の実装構
造である。また、マザー基板にハイブリッドＩＣ基板が
実装された状態でこれら両基板間に所定の空間が形成さ
れたものである。
【０００７】
【作用】本発明のハイブリッドＩＣの実装構造において
は、ハイブリッドＩＣ基板に取り付けられた第１の接続
部材をマザー基板に取り付けられた第２の接続部材に嵌
合させることにより、マザー基板の実装部にハイブリッ
ドＩＣ基板が実装され、同時にマザー基板とハイブリッ
ドＩＣ基板とが電気的に接続される。また、こうして嵌
合させた第１の接続部材と第２の接続部材とを引き離す
ことにより、マザー基板の実装部からハイブリッドＩＣ
基板が取り外される。加えて、マザー基板にハイブリッ
ドＩＣ基板が実装された状態でこれら両基板間に所定の
空間を形成することにより、ハイブリッドＩＣ基板の下
面とこれに対向するマザー基板の上面にも電子部品を搭
載できるようになる。さらに本発明の実装構造において
は、ハイブリッドＩＣ基板の四辺全てに第１の接続部材
を配設することにより、多ピン化への対応が可能とな
る。
は、ハイブリッドＩＣ基板に取り付けられた第１の接続
部材をマザー基板に取り付けられた第２の接続部材に嵌
合させることにより、マザー基板の実装部にハイブリッ
ドＩＣ基板が実装され、同時にマザー基板とハイブリッ
ドＩＣ基板とが電気的に接続される。また、こうして嵌
合させた第１の接続部材と第２の接続部材とを引き離す
ことにより、マザー基板の実装部からハイブリッドＩＣ
基板が取り外される。加えて、マザー基板にハイブリッ
ドＩＣ基板が実装された状態でこれら両基板間に所定の
空間を形成することにより、ハイブリッドＩＣ基板の下
面とこれに対向するマザー基板の上面にも電子部品を搭
載できるようになる。さらに本発明の実装構造において
は、ハイブリッドＩＣ基板の四辺全てに第１の接続部材
を配設することにより、多ピン化への対応が可能とな
る。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は本発明に係わる実装構造の一実施例
を説明する側断面図である。図において、１はハイブリ
ッドＩＣ基板であり、このハイブリッドＩＣ基板１の上
下面にはそれぞれ導体パターンが形成されている。ハイ
ブリッドＩＣ基板１の導体パターン上には半導体素子２
やチップ部品３などの電子部品が搭載されており、これ
らの電子部品によってハイブリッドＩＣ基板１に所定機
能の電子回路が構成されている。
に説明する。図１は本発明に係わる実装構造の一実施例
を説明する側断面図である。図において、１はハイブリ
ッドＩＣ基板であり、このハイブリッドＩＣ基板１の上
下面にはそれぞれ導体パターンが形成されている。ハイ
ブリッドＩＣ基板１の導体パターン上には半導体素子２
やチップ部品３などの電子部品が搭載されており、これ
らの電子部品によってハイブリッドＩＣ基板１に所定機
能の電子回路が構成されている。
【０００９】一方、図中４はマザー基板であり、このマ
ザー基板４の上下面にも上記ハイブリッドＩＣ基板１と
同様に導体パターンが形成されている。そして、このマ
ザー基板４の導体パターン上においても半導体素子５や
チップ部品６などの電子部品が搭載されている。また、
マザー基板４には上記ハイブリッドＩＣ基板１を実装す
るための実装部７が設けられている。
ザー基板４の上下面にも上記ハイブリッドＩＣ基板１と
同様に導体パターンが形成されている。そして、このマ
ザー基板４の導体パターン上においても半導体素子５や
チップ部品６などの電子部品が搭載されている。また、
マザー基板４には上記ハイブリッドＩＣ基板１を実装す
るための実装部７が設けられている。
【００１０】本実施例の実装構造においては、まず、ハ
イブリッドＩＣ基板１に第１の接続部材８が取り付けら
れている。第１の接続部材８には図２（ａ）に示すよう
に複数のリード端子８ａが所定の間隔で配列されてい
る。個々のリード端子８ａは、その一方が第１の接続部
材８の本体８ｂにより形成された凹部８ｃの側壁に沿っ
て配置され、同他方がその本体８ｂから外側に延出して
配置されている。
イブリッドＩＣ基板１に第１の接続部材８が取り付けら
れている。第１の接続部材８には図２（ａ）に示すよう
に複数のリード端子８ａが所定の間隔で配列されてい
る。個々のリード端子８ａは、その一方が第１の接続部
材８の本体８ｂにより形成された凹部８ｃの側壁に沿っ
て配置され、同他方がその本体８ｂから外側に延出して
配置されている。
【００１１】一方、ハイブリッドＩＣ基板１の下面に
は、上記第１の接続部材８に設けたリード端子８ａに対
応して複数のランド（不図示）が形成されており、これ
らのランドはハイブリッドＩＣ基板１の導体パターンと
電気的に接続されている。
は、上記第１の接続部材８に設けたリード端子８ａに対
応して複数のランド（不図示）が形成されており、これ
らのランドはハイブリッドＩＣ基板１の導体パターンと
電気的に接続されている。
【００１２】ここで、ハイブリッドＩＣ基板１に第１の
接続部材８を取り付ける場合は、まず基板側のランドに
部材側のリード端子８ａを位置合わせして載置し、次い
で全てのランドとリード端子８ａとをハンダによって接
合する。これにより、ハイブリッドＩＣ基板１の導体パ
ターンと電気的に接続する状態でそのハイブリッドＩＣ
基板１に第１の接続部材８が取り付けられる。
接続部材８を取り付ける場合は、まず基板側のランドに
部材側のリード端子８ａを位置合わせして載置し、次い
で全てのランドとリード端子８ａとをハンダによって接
合する。これにより、ハイブリッドＩＣ基板１の導体パ
ターンと電気的に接続する状態でそのハイブリッドＩＣ
基板１に第１の接続部材８が取り付けられる。
【００１３】また、本実施例の実装構造においては、マ
ザー基板４に第２の接続部材９が取り付けられている。
第２の接続部材９には図２（ｂ）に示すように複数のリ
ード端子９ａが所定の間隔で配列されている。個々のリ
ード端子９ａは、その一方が第２の接続部材９の本体９
ｂにより形成された凸部９ｃの側面に沿って配置されて
おり、同他方がその本体９ｂから外側に延出して配置さ
れている。
ザー基板４に第２の接続部材９が取り付けられている。
第２の接続部材９には図２（ｂ）に示すように複数のリ
ード端子９ａが所定の間隔で配列されている。個々のリ
ード端子９ａは、その一方が第２の接続部材９の本体９
ｂにより形成された凸部９ｃの側面に沿って配置されて
おり、同他方がその本体９ｂから外側に延出して配置さ
れている。
【００１４】一方、マザー基板４の実装部７の周辺に
は、上記第２の接続部材９に設けたリード端子９ａに対
応して複数のランドが形成されており、これらのランド
はマザー基板４の導体パターンと電気的に接続されてい
る。
は、上記第２の接続部材９に設けたリード端子９ａに対
応して複数のランドが形成されており、これらのランド
はマザー基板４の導体パターンと電気的に接続されてい
る。
【００１５】ここで、マザー基板４に第２の接続部材９
を取り付ける場合は、まず基板側のランドに部材側のリ
ード端子９ａを位置合わせして載置し、次いで全てのラ
ンドとリード端子９ａとをハンダによって接合する。こ
れにより、マザー基板４の導体パターンと電気的に接続
する状態でそのマザー基板４に第２の接続部材９が取り
付けられる。
を取り付ける場合は、まず基板側のランドに部材側のリ
ード端子９ａを位置合わせして載置し、次いで全てのラ
ンドとリード端子９ａとをハンダによって接合する。こ
れにより、マザー基板４の導体パターンと電気的に接続
する状態でそのマザー基板４に第２の接続部材９が取り
付けられる。
【００１６】このような構成の中で、上記第２の接続部
材９の凸部９ｃは、先に説明した第１の接続部材８の凹
部８ｃに丁度嵌まり込むようにその大きさが設定され、
これにより第１の接続部材８と第２の接続部材９とが嵌
脱自在に構成されている。また、第１の接続部材８に第
２の接続部材９を嵌合させることにより、それぞれのリ
ード端子８ａ、９ａは、端子自体の持つバネ性によって
圧接状態に保持される。
材９の凸部９ｃは、先に説明した第１の接続部材８の凹
部８ｃに丁度嵌まり込むようにその大きさが設定され、
これにより第１の接続部材８と第２の接続部材９とが嵌
脱自在に構成されている。また、第１の接続部材８に第
２の接続部材９を嵌合させることにより、それぞれのリ
ード端子８ａ、９ａは、端子自体の持つバネ性によって
圧接状態に保持される。
【００１７】ここで、マザー基板４にハイブリッドＩＣ
基板１を実装する場合は、まず図３に示すように、マザ
ー基板４の実装部７にハイブリッドＩＣ基板１を対向さ
せて配置し、次いで図１に示すように、各基板１、４に
取り付けた第１の接続部材８と第２の接続部材９とをそ
れぞれ嵌合させる。この時、各部材８、９に設けたリー
ド端子８ａ、９ａは上述したように圧接状態となるた
め、これらのリード端子８ａ、９ａを通してハイブリッ
ドＩＣ基板１とマザー基板４とが電気的に接続される。
このようにしてハイブリッドＩＣ基板１は第１の接続部
材８と第２の接続部材９を介してマザー基板４の実装部
７に実装される。
基板１を実装する場合は、まず図３に示すように、マザ
ー基板４の実装部７にハイブリッドＩＣ基板１を対向さ
せて配置し、次いで図１に示すように、各基板１、４に
取り付けた第１の接続部材８と第２の接続部材９とをそ
れぞれ嵌合させる。この時、各部材８、９に設けたリー
ド端子８ａ、９ａは上述したように圧接状態となるた
め、これらのリード端子８ａ、９ａを通してハイブリッ
ドＩＣ基板１とマザー基板４とが電気的に接続される。
このようにしてハイブリッドＩＣ基板１は第１の接続部
材８と第２の接続部材９を介してマザー基板４の実装部
７に実装される。
【００１８】上記説明のように本実施例の実装構造にお
いては、第１の接続部材８と第２の接続部材９とが嵌脱
自在に構成されているため、ハイブリッドＩＣ基板１を
マザー基板４に実装する場合は、第２の接続部材９に第
１の接続部材８を嵌合させるだけで済み、反対にマザー
基板４からハイブリッドＩＣ基板１を取り外す場合は、
第２の接続部材９から第１の接続部材８を引き抜くだけ
で済むようになる。その結果、ハイブリッドＩＣ基板１
の交換が必要になった場合でも、非常に短時間で且つ簡
単に作業を完了することが可能となる。
いては、第１の接続部材８と第２の接続部材９とが嵌脱
自在に構成されているため、ハイブリッドＩＣ基板１を
マザー基板４に実装する場合は、第２の接続部材９に第
１の接続部材８を嵌合させるだけで済み、反対にマザー
基板４からハイブリッドＩＣ基板１を取り外す場合は、
第２の接続部材９から第１の接続部材８を引き抜くだけ
で済むようになる。その結果、ハイブリッドＩＣ基板１
の交換が必要になった場合でも、非常に短時間で且つ簡
単に作業を完了することが可能となる。
【００１９】なお、ハイブリッドＩＣ基板１に第１の接
続部材８を取り付ける場合、半導体素子２やチップ部品
３などの電子部品とともに第１の接続部材８をマウンタ
ー（搭載機）でハイブリッドＩＣ基板１上に搭載するよ
うにすれば、一連の工程の中でハイブリッドＩＣ基板１
に第１の接続部材８を取り付けることができため、従来
構造のようなＦ型リードを組み込む場合に比べて大幅な
工数削減となる。
続部材８を取り付ける場合、半導体素子２やチップ部品
３などの電子部品とともに第１の接続部材８をマウンタ
ー（搭載機）でハイブリッドＩＣ基板１上に搭載するよ
うにすれば、一連の工程の中でハイブリッドＩＣ基板１
に第１の接続部材８を取り付けることができため、従来
構造のようなＦ型リードを組み込む場合に比べて大幅な
工数削減となる。
【００２０】さらに、マザー基板４に第２の接続部材９
を取り付ける場合についても、半導体素子５やチップ部
品６などの電子部品とともに第２の接続部材９をマウン
ターでマザー基板４上に搭載するようにすれば、ほとん
ど工数の増加を招くことなくマザー基板４に第２の接続
部材９を取り付けることができる。
を取り付ける場合についても、半導体素子５やチップ部
品６などの電子部品とともに第２の接続部材９をマウン
ターでマザー基板４上に搭載するようにすれば、ほとん
ど工数の増加を招くことなくマザー基板４に第２の接続
部材９を取り付けることができる。
【００２１】加えて、本実施例の実装構造においては、
ハイブリッドＩＣ基板１の四辺全てに第１の接続部材８
を取り付け、これに対応してマザー基板４に第２の接続
部材９を取り付けるようにすれば、ハイブリッドＩＣ基
板の両側だけしかリードが設けられない従来構造に比べ
て、格段に端子数（ピン数）を増やすことができる。そ
のうえ本実施例では、各接続部材８、９においてリード
端子８ａ、９ａが２列に並べられているため、さらなる
端子数の増加が可能である。
ハイブリッドＩＣ基板１の四辺全てに第１の接続部材８
を取り付け、これに対応してマザー基板４に第２の接続
部材９を取り付けるようにすれば、ハイブリッドＩＣ基
板の両側だけしかリードが設けられない従来構造に比べ
て、格段に端子数（ピン数）を増やすことができる。そ
のうえ本実施例では、各接続部材８、９においてリード
端子８ａ、９ａが２列に並べられているため、さらなる
端子数の増加が可能である。
【００２２】また、本実施例においては、マザー基板４
にハイブリッドＩＣ基板１が実装された状態で、両基板
１、４間に所定の空間Ｖが形成される。この空間Ｖの大
きさは、第１の接続部材８と第２の接続部材９の高さか
ら自由に設定できるもので、これを十分に確保すること
によって図１及び図３に示すように、ハイブリッドＩＣ
基板１の下面とこれに対向するマザー基板４の上面にも
電子部品（３、６）を搭載できるようになる。
にハイブリッドＩＣ基板１が実装された状態で、両基板
１、４間に所定の空間Ｖが形成される。この空間Ｖの大
きさは、第１の接続部材８と第２の接続部材９の高さか
ら自由に設定できるもので、これを十分に確保すること
によって図１及び図３に示すように、ハイブリッドＩＣ
基板１の下面とこれに対向するマザー基板４の上面にも
電子部品（３、６）を搭載できるようになる。
【００２３】
【発明の効果】以上、説明したように本発明のハイブリ
ッドＩＣ基板の実装構造によれば、マザー基板に取り付
けた第２の接続部材に対して、ハイブリッドＩＣ基板に
取り付けた第１の接続部材を嵌合させたり引き抜いたり
するといった非常に簡単で且つ短時間の作業をもってハ
イブリッドＩＣ基板の交換を行うことができるため、従
来のように手作業で一本ずつリードを取り外したり、再
度ハイブリッドＩＣ基板を実装し直したりするなどの必
要がなく、これによって大幅なメンテナンス性の向上が
期待できる。
ッドＩＣ基板の実装構造によれば、マザー基板に取り付
けた第２の接続部材に対して、ハイブリッドＩＣ基板に
取り付けた第１の接続部材を嵌合させたり引き抜いたり
するといった非常に簡単で且つ短時間の作業をもってハ
イブリッドＩＣ基板の交換を行うことができるため、従
来のように手作業で一本ずつリードを取り外したり、再
度ハイブリッドＩＣ基板を実装し直したりするなどの必
要がなく、これによって大幅なメンテナンス性の向上が
期待できる。
【００２４】また、ハイブリッドＩＣ基板の四辺全てに
第１の接続部材を取り付け、これに対応してマザー基板
に第２の接続部材を取り付けるようにすれば、ハイブリ
ッドＩＣ基板の両側だけしかリードが設けられない従来
構造に比べて、格段に端子数（ピン数）を増やすことが
でき、もって多ピン化への対応が可能となる。
第１の接続部材を取り付け、これに対応してマザー基板
に第２の接続部材を取り付けるようにすれば、ハイブリ
ッドＩＣ基板の両側だけしかリードが設けられない従来
構造に比べて、格段に端子数（ピン数）を増やすことが
でき、もって多ピン化への対応が可能となる。
【００２５】さらに本発明によれば、マザー基板にハイ
ブリッドＩＣ基板が実装された状態で両基板間に所定の
空間が形成されることにより、ハイブリッドＩＣ基板の
下面とこれに対向するマザー基板の上面にも電子部品を
搭載することが可能となり、これは、今後のマザー基板
の高密度実装を図るうえできわめて有効である。
ブリッドＩＣ基板が実装された状態で両基板間に所定の
空間が形成されることにより、ハイブリッドＩＣ基板の
下面とこれに対向するマザー基板の上面にも電子部品を
搭載することが可能となり、これは、今後のマザー基板
の高密度実装を図るうえできわめて有効である。
【図１】本発明に係わる実装構造の一実施例を説明する
側断面図である。
側断面図である。
【図２】実施例における接続部材の構造を説明する図で
ある。
ある。
【図３】マザー基板にハイブリッドＩＣ基板を実装する
前の配置図である。
前の配置図である。
１ ハイブリッドＩＣ基板 ４ マザー基板 ８ 第１の接続部材 ９ 第２の接続部材 Ｖ 空間
Claims (2)
- 【請求項１】 導体パターン上に電子部品が搭載される
ハイブリッドＩＣ基板と、前記ハイブリッドＩＣ基板を
実装するための実装部が設けられたマザー基板と、前記
両基板を電気的に接続するための第１の接続部材及び第
２の接続部材とから成り、 前記ハイブリッドＩＣ基板の導体パターンと電気的に接
続する状態で該ハイブリッドＩＣ基板に前記第１の接続
部材が取り付けられるとともに、前記マザー基板の導体
パターンと電気的に接続する状態で該マザー基板に前記
第２の接続部材が取り付けられ、且つ前記第１の接続部
材と前記第２の接続部材とが嵌脱自在に構成されたこと
を特徴とするハイブリッドＩＣ基板の実装構造。 - 【請求項２】 前記マザー基板に前記ハイブリッドＩＣ
基板が実装された状態で前記両基板間に所定の空間が形
成されたことを特徴とする請求項１記載のハイブリッド
ＩＣ基板の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26081492A JP3208606B2 (ja) | 1992-09-02 | 1992-09-02 | ハイブリッドｉｃ基板の実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26081492A JP3208606B2 (ja) | 1992-09-02 | 1992-09-02 | ハイブリッドｉｃ基板の実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685164A true JPH0685164A (ja) | 1994-03-25 |
| JP3208606B2 JP3208606B2 (ja) | 2001-09-17 |
Family
ID=17353132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26081492A Expired - Lifetime JP3208606B2 (ja) | 1992-09-02 | 1992-09-02 | ハイブリッドｉｃ基板の実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3208606B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5666272A (en) * | 1994-11-29 | 1997-09-09 | Sgs-Thomson Microelectronics, Inc. | Detachable module/ball grid array package |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12095189B2 (en) | 2020-12-24 | 2024-09-17 | Intel Corporation | Ultra slim module form factor and connector architecture for top mount connection |
| US12349274B2 (en) | 2021-06-22 | 2025-07-01 | Intel Corporation | Low profile SODIMM (small outline dual inline memory module) |
| US12588149B2 (en) | 2022-06-03 | 2026-03-24 | Intel Corporation | GDDR memory expander using CMT connector |
-
1992
- 1992-09-02 JP JP26081492A patent/JP3208606B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5666272A (en) * | 1994-11-29 | 1997-09-09 | Sgs-Thomson Microelectronics, Inc. | Detachable module/ball grid array package |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3208606B2 (ja) | 2001-09-17 |
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